JPH0194688A - 埋め込み型半導体レーザ素子の製造方法 - Google Patents
埋め込み型半導体レーザ素子の製造方法Info
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- JPH0194688A JPH0194688A JP25219387A JP25219387A JPH0194688A JP H0194688 A JPH0194688 A JP H0194688A JP 25219387 A JP25219387 A JP 25219387A JP 25219387 A JP25219387 A JP 25219387A JP H0194688 A JPH0194688 A JP H0194688A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、埋め込み型半導体レーザ素子の製造方法に関
するものである。
するものである。
埋め込み型半導体レーザ素子に必要なダブルヘテロ接合
の結晶成長方法としては、液相成長（ＬＰＥ）法、気相
成長（ＶＰＥ）法および分子線成長（ＭＢＥ）法がある
。これらの方法のなかで、有機金属気相成長（ＭＯＣＶ
Ｄ）法は量産性に優れ、膜厚および組成の制御性に優れ
ているため注目されている結晶成長法である。このＭＯ
ＣＶＤ法を用いた埋め込み型半導体レーザ素子の製造工
程は、例えば第２図（ａ）〜（Ｃ）に示すように、ｎ型
ＩｎＰ基板（１）上にｎ型１ｎＰクラッド層（２）を形
成し、該クラッド層の上にノンドープＧａ Ｉ ｎＡｓ
Ｐ活性層（３）を形成し、該活性層上にＰ型１ｎＰク
ラッド層（４）層を形成する。次に前記ｐ型１ｎＰクラ
フド層上にＳｉＯ□膜（５）を形成した後、ウェットエ
ツチング法によりメサエッチングを行いストライプ領域
以外を除去し、その部分に再度ｐ型１ｎＰ電流阻止層（
６）とｎ型１ｎＰ電流阻止層（７）を形成し、最後にｐ
型Ｇａ１ｎＡｓＰコンタクト層（８）を形成する。この
構造では、活性層（３）は活性層よりも屈折率の小さな
ＩｎＰ層（６）、（７）により埋め込まれているため、
横モードの制御が可能であり、電流の閉じ込めはＩｎＰ
層（６）、（７）のｐｎ接合の逆バイアス特性を利用し
て実現しており、低閾値電流が可能になっている。
の結晶成長方法としては、液相成長（ＬＰＥ）法、気相
成長（ＶＰＥ）法および分子線成長（ＭＢＥ）法がある
。これらの方法のなかで、有機金属気相成長（ＭＯＣＶ
Ｄ）法は量産性に優れ、膜厚および組成の制御性に優れ
ているため注目されている結晶成長法である。このＭＯ
ＣＶＤ法を用いた埋め込み型半導体レーザ素子の製造工
程は、例えば第２図（ａ）〜（Ｃ）に示すように、ｎ型
ＩｎＰ基板（１）上にｎ型１ｎＰクラッド層（２）を形
成し、該クラッド層の上にノンドープＧａ Ｉ ｎＡｓ
Ｐ活性層（３）を形成し、該活性層上にＰ型１ｎＰク
ラッド層（４）層を形成する。次に前記ｐ型１ｎＰクラ
フド層上にＳｉＯ□膜（５）を形成した後、ウェットエ
ツチング法によりメサエッチングを行いストライプ領域
以外を除去し、その部分に再度ｐ型１ｎＰ電流阻止層（
６）とｎ型１ｎＰ電流阻止層（７）を形成し、最後にｐ
型Ｇａ１ｎＡｓＰコンタクト層（８）を形成する。この
構造では、活性層（３）は活性層よりも屈折率の小さな
ＩｎＰ層（６）、（７）により埋め込まれているため、
横モードの制御が可能であり、電流の閉じ込めはＩｎＰ
層（６）、（７）のｐｎ接合の逆バイアス特性を利用し
て実現しており、低閾値電流が可能になっている。
しかしながら、ウェットエツチング法によりメサエッチ
ングを行っているため、次のような問題点がある。即ち
、活性層の巾を再現性よく制御することが困難であるこ
と、選択エツチングを行う際に特定の結晶面にエツチン
グが進むため、メサ脇に凹凸を生じ活性層付近の結晶性
の悪化を招くこと、更に、Ｓｔｏｗ膜と半導体層との密
着性が悪い場合、サイドエツチングが生じ、埋め込み層
を成長する際に問題を生ずる。
ングを行っているため、次のような問題点がある。即ち
、活性層の巾を再現性よく制御することが困難であるこ
と、選択エツチングを行う際に特定の結晶面にエツチン
グが進むため、メサ脇に凹凸を生じ活性層付近の結晶性
の悪化を招くこと、更に、Ｓｔｏｗ膜と半導体層との密
着性が悪い場合、サイドエツチングが生じ、埋め込み層
を成長する際に問題を生ずる。
〔問題点を解決するための手段とその作用〕発明は以上
のような点にかんがみてなされたもので、その目的とす
るところは、狭い活性層中を再現性よく実現し、良好な
埋め込み層を有する埋め込み型半導体レーザ素子を提供
することにあり、その要旨は活性層を含むダブルヘテロ
接合部をメサ形状にし、該ダブルヘテロ接合部を前記活
性層よりも屈折率の小さな半導体の埋め込み層で埋め込
む埋め込み型半導体レーザ素子の製造方法において、前
記メサ形状をドライエツチングにより形成し、次にドラ
イエツチングされた活性層の側面を選択的にウェットエ
ツチングし、次に前記ウェットエツチングによりエツチ
ングされた活性層を元通りに修正するような物質輸送法
を用いて活性層の側面に予備埋め込み層を埋め込み、次
に該活性層よりも屈折率が小さく、かつ高抵抗な半導体
の埋め込み層で埋め込むことを特徴とする埋め込み型半
導体レーザ素子の製造方法である。
のような点にかんがみてなされたもので、その目的とす
るところは、狭い活性層中を再現性よく実現し、良好な
埋め込み層を有する埋め込み型半導体レーザ素子を提供
することにあり、その要旨は活性層を含むダブルヘテロ
接合部をメサ形状にし、該ダブルヘテロ接合部を前記活
性層よりも屈折率の小さな半導体の埋め込み層で埋め込
む埋め込み型半導体レーザ素子の製造方法において、前
記メサ形状をドライエツチングにより形成し、次にドラ
イエツチングされた活性層の側面を選択的にウェットエ
ツチングし、次に前記ウェットエツチングによりエツチ
ングされた活性層を元通りに修正するような物質輸送法
を用いて活性層の側面に予備埋め込み層を埋め込み、次
に該活性層よりも屈折率が小さく、かつ高抵抗な半導体
の埋め込み層で埋め込むことを特徴とする埋め込み型半
導体レーザ素子の製造方法である。
ドライエツチングでは、活性層の巾を精度よく制御する
ことが可能である。ウェットエツチングでは、エツチン
グが等方的であれば、深さと同じ寸法だけレジスト膜の
下側にもエツチングが進むサイドエツチングが生じ、ま
た薬品による材料や結晶面の選択性も高い、しかしなが
ら、ドライエツチングを用いると、選択性がなくなり、
ＩｎＰおよびＧａ１ｎＡｓＰについて等速エツチングが
可能となり、ヘテロ界面において段差のない垂直側壁が
得られる。なお、ドライエツチングの問題点の一つであ
るイオン照射損傷の影響を除くために、ウェットエツチ
ングによりプラズマにさらされた活性層を選択的にエツ
チングする。
ことが可能である。ウェットエツチングでは、エツチン
グが等方的であれば、深さと同じ寸法だけレジスト膜の
下側にもエツチングが進むサイドエツチングが生じ、ま
た薬品による材料や結晶面の選択性も高い、しかしなが
ら、ドライエツチングを用いると、選択性がなくなり、
ＩｎＰおよびＧａ１ｎＡｓＰについて等速エツチングが
可能となり、ヘテロ界面において段差のない垂直側壁が
得られる。なお、ドライエツチングの問題点の一つであ
るイオン照射損傷の影響を除くために、ウェットエツチ
ングによりプラズマにさらされた活性層を選択的にエツ
チングする。
次に、埋め込み層により電流阻止層を形成しなければな
い。電流阻止層としてはｐｎ接合の逆バイアスを利用す
ることができるが、この方法は高周波特性に劣るため、
本発明では半導体の高抵抗層で埋め込み層を形成する。
い。電流阻止層としてはｐｎ接合の逆バイアスを利用す
ることができるが、この方法は高周波特性に劣るため、
本発明では半導体の高抵抗層で埋め込み層を形成する。
半導体の高抵抗層は不純物を含んでおり、この不純物が
活性層に悪影響を及ぼすのを避けるため、活性層の側面
を物質輸送法により予め被覆しておく必要がある。
活性層に悪影響を及ぼすのを避けるため、活性層の側面
を物質輸送法により予め被覆しておく必要がある。
以下図面に示した実施例に基づいて本発明を説明する。
第１図（ａ）〜（ｅ）は本発明にかかる製造方法による
埋め込み型半導体レーザ素子の要部断面を工程順に示し
た図である。
埋め込み型半導体レーザ素子の要部断面を工程順に示し
た図である。
次に、この製造方法を図面に従い工程順に説明すると、
（１）ｎ型１ｎＰ基板（１０上に、第１図のＭＯＣＶＤ
法による結晶成長により、ｎ型１ｎＰクラッド層０２１
、波長１．３μの発光に相当する組成のＧａ１ｎＡｓＰ
活性Ｊｉ０３）、ｐ型１ｎＰクラッドｌ１ＯＬｐ型Ｇａ
１ｎＡｓＰコンタクト層０ωを連続成長させる。
法による結晶成長により、ｎ型１ｎＰクラッド層０２１
、波長１．３μの発光に相当する組成のＧａ１ｎＡｓＰ
活性Ｊｉ０３）、ｐ型１ｎＰクラッドｌ１ＯＬｐ型Ｇａ
１ｎＡｓＰコンタクト層０ωを連続成長させる。
（第１図（ａ））
（２）ホトリソグラフィおよびＣＦ、ガスによる反応性
イオンエツチング（ＲＩ Ｅ）により、巾１．５−程度
の２層レジスト（ホトレジスト０７）） 、Ｓ ｉＯ２
膜０６）パターンを形成する。（第１図Ｑ）））（３）
Ｃｌ ｔガスを用いた反応性イオンビームエツチング
（ＲＩＢＥ）により、２層レジストマスクとして、ｎ型
１ｎＰクラッド層０２）までエツチングする。このとき
、ウェハをイオンビームに対して２１°の傾斜角を持つ
ように設置し、ウェハを回転させながらエツチングする
ことにより、略垂直なエツチング面を得ることができる
。（第１図〔Ｃ））（４）エツチングを終えたウェハを
アッシングすることにより、最上層のホトレジスト０７
）を剥離する。
イオンエツチング（ＲＩ Ｅ）により、巾１．５−程度
の２層レジスト（ホトレジスト０７）） 、Ｓ ｉＯ２
膜０６）パターンを形成する。（第１図Ｑ）））（３）
Ｃｌ ｔガスを用いた反応性イオンビームエツチング
（ＲＩＢＥ）により、２層レジストマスクとして、ｎ型
１ｎＰクラッド層０２）までエツチングする。このとき
、ウェハをイオンビームに対して２１°の傾斜角を持つ
ように設置し、ウェハを回転させながらエツチングする
ことにより、略垂直なエツチング面を得ることができる
。（第１図〔Ｃ））（４）エツチングを終えたウェハを
アッシングすることにより、最上層のホトレジスト０７
）を剥離する。
（５）３ＨｚＳＯ４： ＨｔＯ： Ｈｉｎｔの混合液を
用い、活性層側を選択的にエツチングする。（第１図（
ｄ）） （６）ウェハを洗浄した後、ＰＨ，ガスを用いて物質輸
送法により、前記選択エツチングした活性層の両側面を
元通りに修正するようその両側面にＩｎＰ層ｃｍの予備
埋め込み層を埋め込む。次いで、ＳｉＯ□膜０（９を選
択成長用のマスクとして減圧ＭＯＣＶＤ法によりＦｅを
添加した高抵抗ＩｎＰ層０９を成長させる。このとき、
ＳｉＯ□膜Ｏｅのメサストライプ上には結晶が成長しな
い。（第１図（ｅ））（７） Ｓ ｉ Ｏ！膜を剥離し
た後、電極を形成し、チップに切断する。なお、本発明
による埋め込み型半導体レーザ素子の製造方法は上記実
施例に限定されることなく、ＲＩＢＥ法のかわりにＲＩ
ＥＩ法によりメサエッチングを行ってもよく、エツチン
グガスとしてＣｌ ｚガスのかわりに、Ｃ１ｚガスにＡ
ｒ等のガスを添加したものを用いてもよく、またエツチ
ングマスクとしてホトレジスト／５ｉＯ８の組み合せの
かわりにＴｉ０１／５ｉＯｚの組み合せを用いてもよい
。活性層の発光波長についても１．３−に限定する゛こ
となく、１．１〜１．６−の所望の発光波長を選択する
ことができる。
用い、活性層側を選択的にエツチングする。（第１図（
ｄ）） （６）ウェハを洗浄した後、ＰＨ，ガスを用いて物質輸
送法により、前記選択エツチングした活性層の両側面を
元通りに修正するようその両側面にＩｎＰ層ｃｍの予備
埋め込み層を埋め込む。次いで、ＳｉＯ□膜０（９を選
択成長用のマスクとして減圧ＭＯＣＶＤ法によりＦｅを
添加した高抵抗ＩｎＰ層０９を成長させる。このとき、
ＳｉＯ□膜Ｏｅのメサストライプ上には結晶が成長しな
い。（第１図（ｅ））（７） Ｓ ｉ Ｏ！膜を剥離し
た後、電極を形成し、チップに切断する。なお、本発明
による埋め込み型半導体レーザ素子の製造方法は上記実
施例に限定されることなく、ＲＩＢＥ法のかわりにＲＩ
ＥＩ法によりメサエッチングを行ってもよく、エツチン
グガスとしてＣｌ ｚガスのかわりに、Ｃ１ｚガスにＡ
ｒ等のガスを添加したものを用いてもよく、またエツチ
ングマスクとしてホトレジスト／５ｉＯ８の組み合せの
かわりにＴｉ０１／５ｉＯｚの組み合せを用いてもよい
。活性層の発光波長についても１．３−に限定する゛こ
となく、１．１〜１．６−の所望の発光波長を選択する
ことができる。
以上説明したように本発明によれば、メサ形状をドライ
エツチングにより形成しているため、活性層中を精度よ
く制御することができ、また、埋め込み層が高抵抗な半
導体層であるため良好な高周波特性が得られるという優
れた効果がある。
エツチングにより形成しているため、活性層中を精度よ
く制御することができ、また、埋め込み層が高抵抗な半
導体層であるため良好な高周波特性が得られるという優
れた効果がある。
第１図（ａ）〜（ｅ）は本発明にかかる製造法による埋
め込み型半導体レーザ素子の要部断面を工程順に示した
図であり、第２図（ａ）〜（Ｃ）は従来の製造法による
埋め込み型半導体レーザ素子の要部断面を工程順に示し
た図である。 １．１１・−ｎ型１ｎＰ基板、 ２．１２−ｎ型ＩｎＰ
クラッド層、 ３．１３・Ｇａ Ｉ ｎＡｓ Ｉ”活性
層、４．１４・ｐ型１ｎＰクラッド層、 ５ 、１６−
Ｓ ｉＯ！膜、 ６・・・ｐ型１ｎＰ電流阻止層、
７・・・ｎ型１ｎＰ電流阻止層、 ８．１５−＝ｐ型Ｇ
ａ１ｎＡｓＰコンタクト層、 １７・・・ホトレジスト
、 １８・・・ＩｎＰ層の予備埋め込み層、 １９・・
・高抵抗ＩｎＰ層。
め込み型半導体レーザ素子の要部断面を工程順に示した
図であり、第２図（ａ）〜（Ｃ）は従来の製造法による
埋め込み型半導体レーザ素子の要部断面を工程順に示し
た図である。 １．１１・−ｎ型１ｎＰ基板、 ２．１２−ｎ型ＩｎＰ
クラッド層、 ３．１３・Ｇａ Ｉ ｎＡｓ Ｉ”活性
層、４．１４・ｐ型１ｎＰクラッド層、 ５ 、１６−
Ｓ ｉＯ！膜、 ６・・・ｐ型１ｎＰ電流阻止層、
７・・・ｎ型１ｎＰ電流阻止層、 ８．１５−＝ｐ型Ｇ
ａ１ｎＡｓＰコンタクト層、 １７・・・ホトレジスト
、 １８・・・ＩｎＰ層の予備埋め込み層、 １９・・
・高抵抗ＩｎＰ層。
Claims (2)
- （１）活性層を含むダブルヘテロ接合部をメサ形状にし
、該ダブルヘテロ接合部を前記活性層よりも屈折率の小
さな半導体の埋め込み層で埋め込む埋め込み型半導体レ
ーザ素子の製造方法において、前記メサ形状をドライエ
ッチングにより形成し、次にドライエッチングされた活
性層の側面を選択的にウェットエッチングし、次に前記
ウェットエッチングによりエッチングされた活性層を元
通りに修正するよう物質輸送法を用いて活性層の側面に
予備埋め込み層を埋め込み、次に該活性層よりも屈折率
が小さく、かつ高抵抗な半導体の埋め込み層で埋め込む
ことを特徴とする埋め込み型半導体レーザ素子の製造方
法。 - （２）前記物質輸送法による埋め込みおよび高抵抗な半
導体の埋め込み層による埋め込みを有機金属気相成長法
により行うことを特徴とする特許請求の範囲第１項記載
の埋め込み型半導体レーザ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25219387A JPH084185B2 (ja) | 1987-10-06 | 1987-10-06 | 埋め込み型半導体レーザ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25219387A JPH084185B2 (ja) | 1987-10-06 | 1987-10-06 | 埋め込み型半導体レーザ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194688A true JPH0194688A (ja) | 1989-04-13 |
| JPH084185B2 JPH084185B2 (ja) | 1996-01-17 |
Family
ID=17233795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25219387A Expired - Lifetime JPH084185B2 (ja) | 1987-10-06 | 1987-10-06 | 埋め込み型半導体レーザ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084185B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5968845A (en) * | 1996-02-13 | 1999-10-19 | Matsushita Electric Industrial Co., Ltd. | Method for etching a compound semiconductor, a semi-conductor laser device and method for producing the same |
-
1987
- 1987-10-06 JP JP25219387A patent/JPH084185B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5968845A (en) * | 1996-02-13 | 1999-10-19 | Matsushita Electric Industrial Co., Ltd. | Method for etching a compound semiconductor, a semi-conductor laser device and method for producing the same |
| US6127201A (en) * | 1996-02-13 | 2000-10-03 | Matsushita Electric Industrial Co., Ltd. | Method for etching a compound semiconductor, a semiconductor laser device and method for producing the same |
| US6266354B1 (en) | 1996-02-13 | 2001-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device with ridge structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH084185B2 (ja) | 1996-01-17 |
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Legal Events
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