JPH0147024B2 - - Google Patents
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- JPH0147024B2 JPH0147024B2 JP54006355A JP635579A JPH0147024B2 JP H0147024 B2 JPH0147024 B2 JP H0147024B2 JP 54006355 A JP54006355 A JP 54006355A JP 635579 A JP635579 A JP 635579A JP H0147024 B2 JPH0147024 B2 JP H0147024B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Description
【発明の詳細な説明】
本発明は、ノーマリ・オフ型動作をするGaAs
接合型静電誘導トランジスタに関する。
接合型静電誘導トランジスタに関する。
接合型構造であつても、ゲート間隔に関するチ
ヤンネル幅及びソース・ドレイン方向のゲート長
から決まるチヤンネル長及びチヤンネルの不純物
密度を選定することによつて、ゲート電圧零の状
態では電流が流れないノーマリ・オフ型動作をす
る静電誘導トランジスタ（以後SITと称す）が実
現される。ゲートに順方向電圧を印加することに
より、電流が流れるようにできるわけである。ゲ
ートに順方向電圧を印加するから必然的にゲート
電流が流れ、ゲートからチヤンネルに少数キヤリ
アが注入される。SITのチヤンネルは、通常きわ
めて低い不純物密度、たとえば、1014cm-3以下に
設定されるから、ゲートから注入される少数キヤ
リアの量は、チヤンネルの不純物密度より数桁多
くなることもある。このように、ゲートからのキ
ヤリア注入を伴つて動作するSITであるため、ノ
ーマリ・オフ型接合型SITはバイポーラモード
SIT（以後BSITと称す）と呼ばれる。
ヤンネル幅及びソース・ドレイン方向のゲート長
から決まるチヤンネル長及びチヤンネルの不純物
密度を選定することによつて、ゲート電圧零の状
態では電流が流れないノーマリ・オフ型動作をす
る静電誘導トランジスタ（以後SITと称す）が実
現される。ゲートに順方向電圧を印加することに
より、電流が流れるようにできるわけである。ゲ
ートに順方向電圧を印加するから必然的にゲート
電流が流れ、ゲートからチヤンネルに少数キヤリ
アが注入される。SITのチヤンネルは、通常きわ
めて低い不純物密度、たとえば、1014cm-3以下に
設定されるから、ゲートから注入される少数キヤ
リアの量は、チヤンネルの不純物密度より数桁多
くなることもある。このように、ゲートからのキ
ヤリア注入を伴つて動作するSITであるため、ノ
ーマリ・オフ型接合型SITはバイポーラモード
SIT（以後BSITと称す）と呼ばれる。
このトランジスタについては、本発明者により
次の特許及び文献が発表されている。（特許第
1425437号（特公昭62−24953号）「半導体集積回
路」及び電子材料Vol.17、No.12（1978年）pp.51〜
58）BSITの電流電圧特性は、きわめて特徴的で
ある。従来のSITが不飽和型電流電圧特性を示す
のに対し、BSITは飽和型特性を示す。また低ド
レイン電圧領域においての、ドレイン電流の増加
はきわめて急峻であり、１〜2mVのドレイン電
圧の増加で７〜８桁電流が増大する。電流が飽和
するドレイン電圧も小さく、0.1V程度である。
従つて、きわめて低インピーダンスで導通時の抵
抗が小さい。集積回路にも、また効率のよい大電
力のスイツチングデバイスにも有効である。しか
し、BSITにあつては、チヤンネルに注入された
少数キヤリアの蓄積効果により、そのスイツチン
グ速度が決められてしまうという欠点が存在す
る。
次の特許及び文献が発表されている。（特許第
1425437号（特公昭62−24953号）「半導体集積回
路」及び電子材料Vol.17、No.12（1978年）pp.51〜
58）BSITの電流電圧特性は、きわめて特徴的で
ある。従来のSITが不飽和型電流電圧特性を示す
のに対し、BSITは飽和型特性を示す。また低ド
レイン電圧領域においての、ドレイン電流の増加
はきわめて急峻であり、１〜2mVのドレイン電
圧の増加で７〜８桁電流が増大する。電流が飽和
するドレイン電圧も小さく、0.1V程度である。
従つて、きわめて低インピーダンスで導通時の抵
抗が小さい。集積回路にも、また効率のよい大電
力のスイツチングデバイスにも有効である。しか
し、BSITにあつては、チヤンネルに注入された
少数キヤリアの蓄積効果により、そのスイツチン
グ速度が決められてしまうという欠点が存在す
る。
本発明は、叙上の少数キヤリアの蓄積効果によ
る速度制限を改善した静電誘導トランジスタを提
供することである。
る速度制限を改善した静電誘導トランジスタを提
供することである。
以下、図面を用いて本発明を説明する。第１図
は、本発明のトランジスタを設計するための資料
を与えるモデル図である。第１図ａでn+領域１，
３はドレイン領域、ソース領域、p+領域４はゲ
ート領域である。n-領域２はチヤンネルである。
Ｗはチヤンネル幅、ｌはチヤンネル長である。本
願発明では、Ｗはゲート間隔、ｌはソース下端よ
りゲート下端までの長さで定義されている。ただ
し、第１図ａではゲートとソース、ゲートとドレ
インが接触していることから、チヤンネル長ｌは
ソース−ドレイン間距離と一致している。第１図
ｂは、第１図ａのデバイスのチヤンネル内の電位
分布を計算するための座標と電位を与えている。
ゲートチヤンネル間の拡散電位Vboとする。ゲー
ト電圧Vg、ドレイン電圧Vdである。集積回路に
用いられたときの代表的な遮断状態である、Vg
＝0.125Vbi、Vd＝0.875Vbiでの電位分布を次に示
す。電位障壁となるソース・ドレイン間でもつと
も障壁の高い所を含むチヤンネル断面方向（ｙ方
向）の電位分布をまず第２図に示す。横軸は規格
化された距離、たて軸はVbiで規格化されたポテ
ンシヤルである。lnはｌ／ｗで与えられる規格化
されたチヤンネル長である。第２図ａは、規格化
された不純物密度NDo＝１の場合、第２図ｂは
NDo＝４の場合である。ただし、NDoは不純物密
度NDを次式で規格化したものである。
は、本発明のトランジスタを設計するための資料
を与えるモデル図である。第１図ａでn+領域１，
３はドレイン領域、ソース領域、p+領域４はゲ
ート領域である。n-領域２はチヤンネルである。
Ｗはチヤンネル幅、ｌはチヤンネル長である。本
願発明では、Ｗはゲート間隔、ｌはソース下端よ
りゲート下端までの長さで定義されている。ただ
し、第１図ａではゲートとソース、ゲートとドレ
インが接触していることから、チヤンネル長ｌは
ソース−ドレイン間距離と一致している。第１図
ｂは、第１図ａのデバイスのチヤンネル内の電位
分布を計算するための座標と電位を与えている。
ゲートチヤンネル間の拡散電位Vboとする。ゲー
ト電圧Vg、ドレイン電圧Vdである。集積回路に
用いられたときの代表的な遮断状態である、Vg
＝0.125Vbi、Vd＝0.875Vbiでの電位分布を次に示
す。電位障壁となるソース・ドレイン間でもつと
も障壁の高い所を含むチヤンネル断面方向（ｙ方
向）の電位分布をまず第２図に示す。横軸は規格
化された距離、たて軸はVbiで規格化されたポテ
ンシヤルである。lnはｌ／ｗで与えられる規格化
されたチヤンネル長である。第２図ａは、規格化
された不純物密度NDo＝１の場合、第２図ｂは
NDo＝４の場合である。ただし、NDoは不純物密
度NDを次式で規格化したものである。
NDo＝NDgW2／εVbi
ここで、ｇは単位電荷、εは誘導率である。lo
が大きいとき程、すなわちチヤンネル長が長いと
き程障壁電位は高い。loが短くなると、ゲートや
ドレインの電圧がチヤンネル内部に強く影響する
ため障壁高さは低くなる。当然のことながら不純
物密度が大きくなると、同じ寸法で障壁電位は低
下する。第３図には、NDo＝0.5のときのソース・
ドレイン方向のVbiで規格化されたポテンシヤル
分布を示す。ただし、Vg＝0.125Vbi、Vd＝
0.875Vbiのままである。チヤンネル中央すなわち
ｙ＝０に沿つてのポテンシヤルである。NDoをこ
れ以上小さくしても、ポテンシヤル分布は殆んど
変化しない。第３図によれば、lo＝0.5のときに
は、如何に不純物密度を低くしても、チヤンネル
に電位障壁が現われず、ノーマリ・オフ型動作が
できないということである。lo＝１になれば
0.2Vbi程度の障壁が現われるから、キヤリア注入
は相当程度遮断され、電流もきわめて小さい値に
設定できることになる。すなわち、ノーマリ・オ
フ型デバイスとなるわけである。lo＝２では、障
壁高さは、0.7Vbi程度もあり、完全な遮断状態と
なる。当然のことながら、チヤンネルの不純物密
度が大きくなるにつれて障壁高さは減少するか
ら、遮断を実現するにはloを大きくしなければな
らない。第３図で、loが0.7程度から障壁が生じて
来ることが分る。第３図からは、さらにVdが大
きくなると障壁電位が低くなることが分る。すな
わち、大きなドレイン電圧にしても電流を流さな
いためには、loはそれだけ大きくしなければなら
ない。もちろん、逆ゲートバイアスを印加してよ
いのであれば、この条件は緩和され、小さなloの
値でも大きなドレイン電圧の遮断が行える。逆ゲ
ートバイアス印加時のポテンシヤルプロフアイル
は、例えば第２図ａ，ｂでゲート端での電位を
Vbi＋Vg（Vgは逆ゲートバイアスの値）まで上げ
て分布は略々そのまま平行移動すればよい。集積
回路に使うときは、逆ゲートバイアス印加という
ようなことは、正負両方の電源が必要となつて、
通常行なわない。個別デバイスとして使うときに
は、高速化をより一層顕著にするために逆ゲート
バイアス印加は当然起り得る。第３図のポテンシ
ヤル分布を求めるのに用いた条件は、典型的な
BSITの動作条件であり、ND、Vg、Vdの値を変
更すれば、遮断条件は変化する。しかし、lo＝0.7
程度以上にすることが、最低限の遮断条件である
ことが第３図より分る。
が大きいとき程、すなわちチヤンネル長が長いと
き程障壁電位は高い。loが短くなると、ゲートや
ドレインの電圧がチヤンネル内部に強く影響する
ため障壁高さは低くなる。当然のことながら不純
物密度が大きくなると、同じ寸法で障壁電位は低
下する。第３図には、NDo＝0.5のときのソース・
ドレイン方向のVbiで規格化されたポテンシヤル
分布を示す。ただし、Vg＝0.125Vbi、Vd＝
0.875Vbiのままである。チヤンネル中央すなわち
ｙ＝０に沿つてのポテンシヤルである。NDoをこ
れ以上小さくしても、ポテンシヤル分布は殆んど
変化しない。第３図によれば、lo＝0.5のときに
は、如何に不純物密度を低くしても、チヤンネル
に電位障壁が現われず、ノーマリ・オフ型動作が
できないということである。lo＝１になれば
0.2Vbi程度の障壁が現われるから、キヤリア注入
は相当程度遮断され、電流もきわめて小さい値に
設定できることになる。すなわち、ノーマリ・オ
フ型デバイスとなるわけである。lo＝２では、障
壁高さは、0.7Vbi程度もあり、完全な遮断状態と
なる。当然のことながら、チヤンネルの不純物密
度が大きくなるにつれて障壁高さは減少するか
ら、遮断を実現するにはloを大きくしなければな
らない。第３図で、loが0.7程度から障壁が生じて
来ることが分る。第３図からは、さらにVdが大
きくなると障壁電位が低くなることが分る。すな
わち、大きなドレイン電圧にしても電流を流さな
いためには、loはそれだけ大きくしなければなら
ない。もちろん、逆ゲートバイアスを印加してよ
いのであれば、この条件は緩和され、小さなloの
値でも大きなドレイン電圧の遮断が行える。逆ゲ
ートバイアス印加時のポテンシヤルプロフアイル
は、例えば第２図ａ，ｂでゲート端での電位を
Vbi＋Vg（Vgは逆ゲートバイアスの値）まで上げ
て分布は略々そのまま平行移動すればよい。集積
回路に使うときは、逆ゲートバイアス印加という
ようなことは、正負両方の電源が必要となつて、
通常行なわない。個別デバイスとして使うときに
は、高速化をより一層顕著にするために逆ゲート
バイアス印加は当然起り得る。第３図のポテンシ
ヤル分布を求めるのに用いた条件は、典型的な
BSITの動作条件であり、ND、Vg、Vdの値を変
更すれば、遮断条件は変化する。しかし、lo＝0.7
程度以上にすることが、最低限の遮断条件である
ことが第３図より分る。
第４図に本発明のGaAsを用いたBSITの断面
構造を示す。n+領域２１，２３はドレイン領域、
ソース領域、P+領域２４はゲート領域である。
n-領域２２は、チヤンネルを構成する領域であ
る。２１′，２３′，２４′はドレイン電極、ソー
ス電極、ゲート電極である。２６は、SiO2、
Si3N4、Al2O3、AlN等の絶縁層である。n+領域
のオーミツク電極はAu−Ge、Au−Ge−Ni等に
より、P+領域のオーミツク電極はCr−Au、Ag
−Zn等により形成する。第４図の構造は、たと
えばGaAsのn+基板に、n-領域n+領域を連続気相
成長した後、所定のゲートとなるべき所にBeや
Cd等の不純物をイオン注入することによつて実
現できる。ｎ領域、Ｐ領域の不純物としては、そ
れぞれ、Ｓ、Se、Te、Sn等、及びZn、Cd、Be
等がある。SiやGe等４族の元素は、成長条件に
よりｎ形にもＰ形にも使える。ソース領域２３を
Ｓ、Se等のイオン注入で形成することもできる。
ｌ／ｗは、遮断状態が実現できるように0.7程度
以上にすることが望ましい。ｌ／ｗが１以上なら
遮断はより完全である。GaAsは直接遷移型結晶
である。従つて、ゲートから注入されたホール
は、電子ときわめて速く再結合して消滅する。ホ
ールの蓄積効果による速度制限は緩和され、本発
明のデバイスのスイツチング速度はきわめて速い
ものになる。通常GaAsのキヤリアの再結合時間
は1nsecから数nsec程度と短い。この再結合時間
の短さが、デバイス特性を劣化させることはそれ
程無い。通常、Ｗは１〜2μm以下になされるか
ら、ソースゲート近傍の寸法は、キヤリアの拡散
距離より短く、ゲート電流等の値は、拡散長から
決まるのではなく、寸法から決まつているからで
ある。ゲート電圧零の状態で遮断となるために
は、チヤンネルの不純物密度ND（cm-3）はNDW2
＜２×1015cm-1（Ｗの単位はμm）を満足するよう
に低く設定される。Ｗ＝1μmならNDは２×1015cm
-3以下ということになる。Ｗをcmで現わせば、こ
の条件はNDW2＜２×107cm-1となる。BSITの低
インピーダンス、きわめて小さな飽和電圧という
特徴は保ちながら、本発明のGaAsトランジスタ
は、そのスイツチオフ時の速度がきわめて速いと
いう特長を備えることになる。もちろん逆ゲート
バイアスを印加しておけば、スイツチオフ時にチ
ヤンネルに入り込んでいるホールをきわめて速く
ゲートに吸い出すから、そのスイツチオフ速度は
一層速いものになる。GaAs中の電子の移動度は
きわめて大きい。たとえば、800〜10000cm2／vsec
にもなる。したがつて、導通時の電圧0.1H程度
も大きな電流が流れることになつて、BSITの低
インピーダンス性が一層強調される。BSITの動
作は、ゲートに順方向電圧が印加されたときホー
ルはソース前面にのみ注入されればよい。したが
つてゲートの底面からドレイン側に注入されるホ
ールは、まつたく不要であり、ホールの蓄積効果
を増し、電流利得を低下させるだけである。この
欠点を除去して、電流利得を大きくし、しかも不
要なホール注入が存在せず蓄積効果が少なくて、
速度の速い本発明のトランジスタの断面構造例を
第５図に示す。ゲートが主表面から切り込まれ領
域のチヤンネル側面にのみ設けられている例であ
る。ホールはソース前面のチヤンネルにのみ注入
され、ドレイン側に向つて注入される量はきわめ
て少ない。すなわち、不要なホール注入が激減し
ているわけである。ホールは有効にチヤンネルに
のみ注入され、ソースからの電子のチヤンネルへ
の注入を誘起するから、きわめて電流利得の大き
いデバイスとなり、ホール蓄積効果も少ない。
構造を示す。n+領域２１，２３はドレイン領域、
ソース領域、P+領域２４はゲート領域である。
n-領域２２は、チヤンネルを構成する領域であ
る。２１′，２３′，２４′はドレイン電極、ソー
ス電極、ゲート電極である。２６は、SiO2、
Si3N4、Al2O3、AlN等の絶縁層である。n+領域
のオーミツク電極はAu−Ge、Au−Ge−Ni等に
より、P+領域のオーミツク電極はCr−Au、Ag
−Zn等により形成する。第４図の構造は、たと
えばGaAsのn+基板に、n-領域n+領域を連続気相
成長した後、所定のゲートとなるべき所にBeや
Cd等の不純物をイオン注入することによつて実
現できる。ｎ領域、Ｐ領域の不純物としては、そ
れぞれ、Ｓ、Se、Te、Sn等、及びZn、Cd、Be
等がある。SiやGe等４族の元素は、成長条件に
よりｎ形にもＰ形にも使える。ソース領域２３を
Ｓ、Se等のイオン注入で形成することもできる。
ｌ／ｗは、遮断状態が実現できるように0.7程度
以上にすることが望ましい。ｌ／ｗが１以上なら
遮断はより完全である。GaAsは直接遷移型結晶
である。従つて、ゲートから注入されたホール
は、電子ときわめて速く再結合して消滅する。ホ
ールの蓄積効果による速度制限は緩和され、本発
明のデバイスのスイツチング速度はきわめて速い
ものになる。通常GaAsのキヤリアの再結合時間
は1nsecから数nsec程度と短い。この再結合時間
の短さが、デバイス特性を劣化させることはそれ
程無い。通常、Ｗは１〜2μm以下になされるか
ら、ソースゲート近傍の寸法は、キヤリアの拡散
距離より短く、ゲート電流等の値は、拡散長から
決まるのではなく、寸法から決まつているからで
ある。ゲート電圧零の状態で遮断となるために
は、チヤンネルの不純物密度ND（cm-3）はNDW2
＜２×1015cm-1（Ｗの単位はμm）を満足するよう
に低く設定される。Ｗ＝1μmならNDは２×1015cm
-3以下ということになる。Ｗをcmで現わせば、こ
の条件はNDW2＜２×107cm-1となる。BSITの低
インピーダンス、きわめて小さな飽和電圧という
特徴は保ちながら、本発明のGaAsトランジスタ
は、そのスイツチオフ時の速度がきわめて速いと
いう特長を備えることになる。もちろん逆ゲート
バイアスを印加しておけば、スイツチオフ時にチ
ヤンネルに入り込んでいるホールをきわめて速く
ゲートに吸い出すから、そのスイツチオフ速度は
一層速いものになる。GaAs中の電子の移動度は
きわめて大きい。たとえば、800〜10000cm2／vsec
にもなる。したがつて、導通時の電圧0.1H程度
も大きな電流が流れることになつて、BSITの低
インピーダンス性が一層強調される。BSITの動
作は、ゲートに順方向電圧が印加されたときホー
ルはソース前面にのみ注入されればよい。したが
つてゲートの底面からドレイン側に注入されるホ
ールは、まつたく不要であり、ホールの蓄積効果
を増し、電流利得を低下させるだけである。この
欠点を除去して、電流利得を大きくし、しかも不
要なホール注入が存在せず蓄積効果が少なくて、
速度の速い本発明のトランジスタの断面構造例を
第５図に示す。ゲートが主表面から切り込まれ領
域のチヤンネル側面にのみ設けられている例であ
る。ホールはソース前面のチヤンネルにのみ注入
され、ドレイン側に向つて注入される量はきわめ
て少ない。すなわち、不要なホール注入が激減し
ているわけである。ホールは有効にチヤンネルに
のみ注入され、ソースからの電子のチヤンネルへ
の注入を誘起するから、きわめて電流利得の大き
いデバイスとなり、ホール蓄積効果も少ない。
これまで、ソースが主表面に設けられ、ドレイ
ンより小さい正立型構造のものについて説明した
が、ドレインを主表面に設け、ソースより小さく
した倒立型構造でも同様のデバイスが実現でき
る。ゲートからチヤンネルに有効にホールを注入
するには、P+ゲート領域の不純物密度は高い程
よい。たとえば1017cm-3程度以上であることが望
ましい。同じく、ソースから十分な電子をチヤン
ネルに供給するためには、n+ソース領域の不純
物密度も高い程望ましい。少なくとも1017-3以
上、1018cm-3以上であればなお望ましい。
ンより小さい正立型構造のものについて説明した
が、ドレインを主表面に設け、ソースより小さく
した倒立型構造でも同様のデバイスが実現でき
る。ゲートからチヤンネルに有効にホールを注入
するには、P+ゲート領域の不純物密度は高い程
よい。たとえば1017cm-3程度以上であることが望
ましい。同じく、ソースから十分な電子をチヤン
ネルに供給するためには、n+ソース領域の不純
物密度も高い程望ましい。少なくとも1017-3以
上、1018cm-3以上であればなお望ましい。
本発明の静電誘導トランジスタは、従来公知の
GaAsの成長技術、イオン注入技術、プラズマ及
びイオンエツチング技術、微細加工技術、リソグ
ラフイ技術により製造できる。
GaAsの成長技術、イオン注入技術、プラズマ及
びイオンエツチング技術、微細加工技術、リソグ
ラフイ技術により製造できる。
本発明のGaAsノーマリ・オフ型ｎチヤンネル
SITは、ホールのチヤンネル中での蓄積効果が小
さく、電子の移動度が大きいことから、導通時の
電流が大きく、変換コンダクタンスが大きくてス
イツチング速度が速く、集積回路用、高速スイツ
チングデバイス用として、その工業的価値はきわ
めて高い。
SITは、ホールのチヤンネル中での蓄積効果が小
さく、電子の移動度が大きいことから、導通時の
電流が大きく、変換コンダクタンスが大きくてス
イツチング速度が速く、集積回路用、高速スイツ
チングデバイス用として、その工業的価値はきわ
めて高い。
第１図ａ及びｂは本発明の説明のデバイスモデ
ル、第２図ａ及びｂはチヤンネル断面方向のポテ
ンシヤル分布、第３図はチヤンネル方向のポテン
シヤル分布、第４図及び第５図は本発明のトラン
ジスタの断面構造を示す図である。
ル、第２図ａ及びｂはチヤンネル断面方向のポテ
ンシヤル分布、第３図はチヤンネル方向のポテン
シヤル分布、第４図及び第５図は本発明のトラン
ジスタの断面構造を示す図である。
Claims (1)
- 【特許請求の範囲】 １ ソース、ドレインがｎ型高不純物密度領域、
チヤンネルがｎ型低不純物密度領域、ゲートがｐ
型高不純物密度領域で形成され、その表面は一方
主表面に形成され、他の部分の一部はチヤンネル
の少なくとも両側もしくは周囲に接触する形状を
有し、前記ゲート間隔Ｗをチヤンネル幅、ソース
下端よりゲート下端までの距離をチヤンネル長Ｌ
とするとき、チヤンネルの不純物密度ND（cm-3）
をNDW2＜２×107cm-1（Ｗの単位はcm）を満たす
ように低く設定し、チヤンネル長Ｌがチヤンネル
幅Ｗの0.7倍よりも長くすることによりノーマリ
オフ型としたことを特徴とする接合型ガリウム砒
素静電誘導トランジスタ。 ２ ソース及びゲートが半導体基板の一主表面に
設けられたことを特徴とする前記特許請求の範囲
第１項記載の接合型ガリウム砒素静電誘導トラン
ジスタ。 ３ ソース、ドレインがｎ型高不純物密度領域、
チヤンネルがｎ型低不純物密度領域、ゲートがｐ
型高不純物密度領域で形成され、ソースが主表面
に設けられ、ゲートが主表面から切り込んだ領域
の側壁の少なくとも両側もしくは周囲に接触する
形状を有し、前記ゲート間隔Ｗをチヤンネル幅、
ソース下端よりゲート下端までの距離をチヤンネ
ル長Ｌとするとき、チヤンネルの不純物密度ND
（cm-3）をNDW2＜２×107cm-1（Ｗの単位はcm）を
満すように低く設定し、チヤンネル長Ｌがチヤン
ネル幅Ｗの0.7倍よりも長くすることによりノー
マリオフ型としたことを特徴とする接合型ガリウ
ム砒素静電誘導トランジスタ。 ４ チヤンネル長がチヤンネル幅より長くされた
ことを特徴とする前記特許請求の範囲第１項乃至
第３項のいずれか一項に記載の接合型ガリウム砒
素静電誘導トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635579A JPS5598871A (en) | 1979-01-22 | 1979-01-22 | Static induction transistor |
| US06/369,606 US4470059A (en) | 1979-01-22 | 1982-04-19 | Gallium arsenide static induction transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635579A JPS5598871A (en) | 1979-01-22 | 1979-01-22 | Static induction transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5598871A JPS5598871A (en) | 1980-07-28 |
| JPH0147024B2 true JPH0147024B2 (ja) | 1989-10-12 |
Family
ID=11636053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP635579A Granted JPS5598871A (en) | 1979-01-22 | 1979-01-22 | Static induction transistor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4470059A (ja) |
| JP (1) | JPS5598871A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546375A (en) * | 1982-06-24 | 1985-10-08 | Rca Corporation | Vertical IGFET with internal gate and method for making same |
| JPS60253269A (ja) * | 1984-05-29 | 1985-12-13 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
| GB2162370B (en) * | 1984-07-26 | 1987-10-28 | Japan Res Dev Corp | Static induction transistor and integrated circuit comprising such a transistor |
| FR2569056B1 (fr) * | 1984-08-08 | 1989-03-10 | Japan Res Dev Corp | Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor |
| JPS61121369A (ja) * | 1984-11-19 | 1986-06-09 | Fujitsu Ltd | 半導体装置 |
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| IT1202313B (it) * | 1985-09-26 | 1989-02-02 | Sgs Microelettronica Spa | Dispositivo di potenza a semiconduttore,normaolmente interdetto pe alte tensioni e con ron modulata |
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| GB2622086A (en) * | 2022-09-02 | 2024-03-06 | Search For The Next Ltd | A novel transistor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396681A (en) * | 1977-02-02 | 1978-08-24 | Handotai Kenkyu Shinkokai | Semiconductor ic |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US29971A (en) * | 1860-09-11 | Cotton-cleaner | ||
| JPS53118982A (en) * | 1977-03-28 | 1978-10-17 | Seiko Instr & Electronics Ltd | Electrostatic induction transistor logic element |
| US4284997A (en) * | 1977-07-07 | 1981-08-18 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction transistor and its applied devices |
-
1979
- 1979-01-22 JP JP635579A patent/JPS5598871A/ja active Granted
-
1982
- 1982-04-19 US US06/369,606 patent/US4470059A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5396681A (en) * | 1977-02-02 | 1978-08-24 | Handotai Kenkyu Shinkokai | Semiconductor ic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5598871A (en) | 1980-07-28 |
| US4470059A (en) | 1984-09-04 |
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