JPS6132828B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、静電誘導型サイリスタに関する。特
に、超高速、大電力動作の可能な、しかも高能率
かつ直流遮断にも適用できる静電誘導型サイリス
タに関する。従来のサイリスタは、制御電極であ
るベースが単一であり、しかもこのベース中を主
電流が通過するため、ベースの不純物密度を高く
することができず、ベース直列抵抗が大きくな
り、更にベースが主電流通路の全断面にわたり存
在しているため分布容量も大きくなつている。こ
の事実により、Ｒ・Ｃ時定数が大きくなるので使
用可能な周波数限界はせいぜい10KHz程度となつ
ている。即ち、従来のサイリスタは、素子が阻止
状態から導通状態に移行する際（以下この状態を
ターン・オンと称す）には、ベースが有している
Ｒ・Ｃ時定数の大きさのためオン状態領域の拡が
りを速やかに制御できず、ターン・オン時間を短
くできない。導通状態から阻止状態に移行する際
（以下この状態をターン・オンと称す）には、オ
ン状態で接合内に注入されている非常に多くの多
数キヤリア、少数キヤリアが拡散によつて移動
し、電極に吸収され消滅するので時間が長くかか
つている。更にオフさせるようにベース電極を介
してベースに印加された電圧も、ベースの直列抵
抗が大きいためベースから離れた遠い領域には及
ばず、わずかにベース電極近傍をオフ状態にする
のみで、ターン・オン時間が長くなるか、或いは
ターン・オンが下可能になつている。従つて直流
の遮断も殆んど不可能であり、もし可能であつた
としても小容量のものに限定される。換言すれ
ば、従来のサイリスタは超高速、大電力動作がで
きず、高速動作における能率が悪く、また直流の
遮断も殆んど不可能であるなど、非常に多くの欠
点を有している。

本発明は、本件発明者の提案になる静電誘導サ
イリスタ（第13回半導体専門講習会予稿集、1975
年８月25日〜28日、「静電誘導電界効果トランジ
スタ（SIT）」西澤著）の優れた特長を更に改良
する為のものである。

上記論文の静電誘導サイリスタは次のような欠
点を有している。(1)主電流通路がpn層で形成さ
れている為に制御電極−主電流通路間の容量が大
きい。制御電極電圧によつて遮断できる遮断電流
が大きくならない等の欠点を有する。(2)主電流通
路がｎ−ｐ構造で順方向阻止電圧利得が低い。例
えば上記論文第３１図ｂでは制御電極を陰極に対
して負電位にして空乏層をｎ層へ形成することに
より電子に対しては電位障壁を形成して陰極より
の主電流通路への電子注入を抑圧している。主電
流通路がｎ層で形成されている為に制御電極の
P⁺領域よりｎ層への空乏層が容易に陽極のｐ層
まで形成されない。静電誘導サイリスタ（SIT）
では電圧増幅率μは簡単には空乏層になつている
主電流通路中からドレイン間の距離及びゲート・
ソース間の距離の比である。つまりμ≒Ｗ_ＧＤ／Ｗ_ＧＳ
であ る。この本発明の静電誘導サイリスタでは順方阻
止状態の順方向阻止利得はμ＝Ｖ_ＡＫ／−Ｖ_ＧＫと表わ
さ れ、制御電極と陽極間にできる空乏層の距離は制
御電極・陰極間に比べて十分に長いことが望まし
い。(3)主電流通路がｎ−ｐ構造であるために導通
時の電圧降下が大きい。(4)スイツチオンが遅い。
P⁺制御電極によりｎ層へ形成される空乏層が陽
極のｐ層近傍へ到達しない為に陽極のＰ層とｎ層
の間に中性領域ができ、制御電極を０ないし順方
向バイアスしてオンさせてもすぐには充分な正孔
がｎ層へ注入されにくいからである。

本発明の静電誘導サイリスタは、後述するよう
に陽極領域、陰極領域を互いに反対導電型高不純
物密度領域で形成し、かつ主電流通路を真性半導
体乃至は低不純物密度領域とすることにより、従
来の静電誘導サイリスタにはない順方広阻止利得
の向上、順方向阻止電圧の向上、順方向電圧降下
の低減化、制御電極と陰極領域間容量の低減化、
制御電極と陰極領域間の降状電圧の向上主電流し
や断能力の向上等を実現するものである。

本発明は叙上の従来の静電誘導サイリスタの欠
点を除去するものであり、その目的は、超高速、
大動力動作が可能な、しかも高能率かつ直流遮断
にも適用できる新規な静電誘導型サイリスタを提
供することにある。

以下図面を参照して本発明を詳細に説明する。

本発明の静電誘導型サイリスタは、陽極及び陰
極の間に設けられる制御電極としての高不純物密
度領域により、主電流通路となる真性半導体領域
もしくは低不純物密度領域中に発生する電位障壁
を低下せしめ、急激にキヤリアを注入することで
生じる多数の正孔と電子の混合状態による電界の
低下により、阻止状態から導通状態に急速に移行
し、またこの電位障壁を再び高めることによりキ
ヤリアの注入を停止し、加えて内部に蓄積してい
るキヤリアを電界により引きつけ制御電極へ吸収
することにより、導通状態から阻止状態にもどる
動作を行うことを特徴とする。従つて、主電流は
ほとんどキヤリアを制御するための高不純物密度
領域あるいは金属電極（以下高不純物密度領域あ
るいは金属電極を総称したものをゲートとい
う。）を通らないため、ゲート部分は、主電流通
路構成部分とは無関係に不純物密度をいくらでも
高くできるし、さらにゲートに隣接した真性半導
体領域もしくは低下不純物密度領域中にこのゲー
トが占める部分は小さくてよく、又、低不純物密
度領域の不純物密度を低くすれば、より一層ゲー
トの分布容量が小さくなる。即ち、ゲートのＲ・
Ｃ時定数を小さくできる。又主電極である陽極、
陰極のうち、いずれか一方には高不純物密度領域
を設けてあることにより、主電流を担うキヤリア
の注入を効率良くしかも十分行える。

第１図ａ，ｂは本発明の静電誘導型サイリスタ
の一例を示し、ａは断面図、ｂはａの斜視図であ
る。

この例における静電誘導型サイリスタは、ｐ型
高不純物密度領域を有する陽極１、ｎ型高不純物
密度領域を有する陰極２、陽極１と陰極２との間
に位置するｐ型高不純物密度領域である第１ゲー
ト３およびｎ型高不純物密度領域である第２ゲー
ト４、主電流通路となる真性半導体領域５，６，
７，８，９から成る。特に第１ゲート３は真性半
導体領域５，７の間に介在し、主電流通路方向に
みて全断面が塞がつておらず複数個の断面円状の
穴があいており、この穴の内部に真性半導体領域
８を有している。又第２のゲート４は真性半導体
領域６，７の間に介在し、主電流通路方向にみて
全断面が塞がつておらず複数個の断面円状の穴が
あいており、この穴の内部に真性半導体領域９を
有している。なお真性半導体領域５，６，７，
８，９は実質的に夫々つながつた状態になつて主
電流通路を形成している。

ここでこの例における静電誘導型サイリスタの
動作を説明する。

キヤリアは、正孔が陽極１より、また、電子が
陰極２よりそれぞれ注入される。第１及び第２ゲ
ート３，４に電圧を印加しないかあるいは逆電圧
を印加した状態では、両ゲート３，４共に、拡散
電位又は逆電圧によりゲート３，４近傍にできる
空乏層が拡がり、主電流通路を空乏層により塞い
だ状態、いわゆるピンチ・オフしており、陰極２
の前面の真性半導体領域５、及び陽極１の前面の
真性半導体６には、各キヤリアに対して電位障壁
が存在し、キヤリアは注入されず素子は阻止状態
となつている。

次に、ゲート３，４の逆電圧を除くかまたは順
方向電圧を印加する。すなわち、第１ゲート３を
正電位に、第２ゲート４を負電位にすると、真性
半導体領域５，６，８，９の電位障壁が下がり、
陽極１から正孔が、陽極２からは電子が注入され
る。

正孔は電位障壁の低くなつた真性半導体領域６
及び第２ゲート４に隣接している主電流通路でも
ある真性半導体領域９を通過して、真性半導体領
域７に注入される。このうち一部は真性半導体領
域７に止ることなく、真性半導体領域８及び５に
注入される。一方電子は電位障壁の低くなつた真
性半導体領域５、及び第１ゲート３に隣接してい
る主電流通路でもある真性半導体領域８を通過し
て、真性半導体領域７に注入される。このうち一
部は真性半導体領域７に止ることなく、真性半導
体領域９，６に注入される。この結果、真性半導
体領域５，６，７，８，９には非常に多くの電
子、正孔が陰極２及び陽極１から注入され、真性
半導体領域５，６，７，８，９はこれらの混合状
態となり、電界が急激に減少し負性抵抗を生じ、
ターン・オンする。この際、ゲートの時定数が小
さく、印加電圧は瞬時にゲート全領域に効果を及
ぼし、その動作も従来のサイリスタと異なり、ゲ
ートにより、主電流通路中にできた電位障壁を低
める事によるキヤリアの注入であるから、ター
ン・オンは瞬時に行なわれる。

次に、ゲート３，４に逆方向電圧を印加する。
すなわち、第１ゲート３に負電位、第２ゲート４
に正電位を与えると、ゲート３，４近傍に瞬時に
空乏層が拡がり、ピンチ・オフする。また、真性
半導体領域７に混合状態となつている正孔は、第
１ゲート３に、電子は第２ゲート４に夫々吸い込
まれ、瞬時に消滅し、ターン・オンする。この
際、空乏層の拡がりは瞬時に起こること、また真
性半導体領域７からゲート３，４へのキヤリアの
移動は、従来のサイリスタの拡散によるのとは異
なり、電界に引きよせられる事から、ターン・オ
ンは瞬時に行なわれる。このターン・オン動作
は、以下に述べるいくつかの例についてもすべて
同様であるが第１ゲート３を陰極２と同電位にす
るだけで実現できるし、又ゲートのピンチ・オフ
によるキヤリアの注入停止であるので、陽極、陰
極間に、オン状態から引き続き電位がかかつてい
ても行なわれ直流遮断ができる。

本発明の装置により大きな順方向阻止利得、高
い順方向阻止電圧、導通時の順方向電圧降下が小
さいこと、制御電極と陰極電極間容量の低減化、
制御電極と陰極電極間の降状電圧の向上、主電流
しや断能力の向上等の従来のサイリスタにはない
数多くの優れた特性を得ることができる。

第１図に示した例において、陽極１、陰極２の
いずれについても高不純物密度領域を設けたもの
を示したあるがこの結果キヤリアの注入を効率よ
くしかも十分行なえる。又第１ゲート３、第２ゲ
ート４は、断面円状の複数個の穴をあけた同形状
のものが形成されているが穴の形状は断面円状に
限られるものではなく、更に穴でなくとも線状、
網目状等主電流通路方向にみて全断面が塞がつて
さえいなければどんなものでもよい。

また第１ゲート３、第２ゲート４は、必ずしも
同一形状というのではなく、異つた形状でもよい
し、又同一形状といつても、主電流通路方向に投
影した形状が一致していない、例えば第１ゲート
３の穴の位置に第２ゲート４の高不純物密度領域
が位置するようなものでもよい。

第２図ａは第１図に示した静電誘導型サイリス
タ中、第２ゲート４を除去しｎ型低不純物密度領
域を陽極、陰極間に形成した形のものである。

同図において、１は陽極となるべきｐ型の高不
純物密度p⁺領域、２は陰極となるべきｎ型の高
不純物密度n⁺領域、３は第１ゲートとなるべき
ｐ型の高不純物密度領域で第１図の実施例で示さ
れたような構造を有している。１０は陰極２と第
１ゲート３の間のｎ型の低不純物密度n^-領域、
１６は陽極１と第１ゲートの間のｎ型の低不純物
なn^-領域、１４は第１ゲートと１０，１２のｎ
型の不純物密度領域の間の低不純物密度n^-領域
である。１６は陽極１とn^-領域１２に形成され
るp⁺−n^-接合である。領域１０，１２，１４が
陽極１、陰極２の主電流通路となる。

主な動作は第１図で説明したのとほぼ同様であ
る。すなわち、ターン・オン時には陰極２から電
子が注入され、またｐ−ｎ接合１６からｎ型低不
純物密度領域１２，１４，１０へ正孔が少数キヤ
リアとして注入され、電界の急激な減少による負
性抵抗を生じる。ターン・オン時には、ｎ型低不
純物密度領域１０，１２，１４にたまつている正
孔が電界に引かれて移動し、ゲート３に吸収され
る。

この動作は陽極１とｎ型低不純物密度層１２の
間にｐ型の低不純物密度層をはさんだ構造のもの
でも実現できる。勿論その場合ｐ−ｎ接合１６は
このｐ型低不純物密度層とｎ型低不純物密度層１
２との間に形成される。

第２図ｂ乃至ｄは、第２図ａに示した構造の小
面積の静電誘導型サイリスタの特性例を示す。同
図ｂは、ゲート電圧0Vの時の陽極電圧・電流時
性を示している。

これより、ゲート電圧が0Vにおいて約50Vまで
陽極電圧が阻止されていることがわかる。ター
ン・オンは陽極１より１２のn^-層へ徐々に正孔
が注入され始めることによつて生起し、正孔によ
る注入が増すと、図のようにターン・オンをす
る。ターン・オン時の陽極電圧が約15Vあるが、
これは３のゲートにより主電流通路に電位障壁が
形成されているからである。ゲート電極３の厚
さ、幅、不純物密度を変化させることによつて、
ゲート電圧が0Vのときに、主電流通路に電位障
壁が存在せず、陽極１，n^-層１２，１４，１０
と陰極２が普通のp⁺−n^-−n⁺構造となりダイオ
ード特性を示すもので製作できる。ゲート電極の
構造を設計することによつて幅の広い静特性を得
ることが可能である。第２図ｂの場合はゲート電
圧が0Vであるが、陰極に対してゲート電圧を負
にすれば空乏層がn^-層１０，１４，１２へ拡が
り、順方向の阻止電圧は大きくなる。

第２図ｂにおいて、すぐにターン・オンするの
は、陽極１よりn^-層１２へ注入される正孔がゲ
ート３に吸収され、外部回路に電流が流れ、オー
トバイアス効果、あるいは外部電源の内部低抗に
よる電圧降下の為にゲート３、陰極１が順バイア
スされる為である。容易にターン・オンさせない
ためにはゲート３の抵抗を極力下げることが望ま
しい。ゲートの外部回路の抵抗値によりターン・
オン状態を大幅に変更することができ、これによ
つて電流利得の調整もできることになる。

また同図ｃは、ゲート電圧0Vから1Vまで、
0.2V間隔で変化した時の同じく電圧・電流特性
である。同図ｄは、陽極に25Vの電圧をかけたま
まゲートに電圧4V、幅10μＳのパルス電圧を印
加した時の陰極電流の時間変化を示しており、直
流遮断が行なわれていることがわかる。これによ
ると、立上り時間0.4μＳ、立上り時間２μＳと
なつていることが理解できよう。

第３図は、本発明の別の実施例である。第２図
の主電流通路がｎ型の低不純物密度p^-領域で構
成されている。４はｎ型の高不純物密度n⁺領域
ゲートで第１図の実施例と同様になつている。１
３は陰極２とゲート４の間のｐ型低不純物密度
p^-領域、１１は陰極１とゲート４の間のｐ型低
不純物密度p^-領域、１５はゲート４と１１，１
３のｐ型低不純物密度p^-領域の間のｐ型低不純
物密度p^-領域である。n⁺−p^-接合１７が陰極２
と低不純物密度領域１３の間に形成される。

主な動作は、第２図で説明したのとほぼ同様で
ある。すなわち、ターン・オン時には陽極１から
正孔が注入され、またn⁺−p^-接合１７からｐ型
低不純物密度領域１３，１５，１１へ電子が少数
キヤリアとして注入され第２図のものと同様にし
てターン・オンし、また、ゲート４がピンチオフ
したまつている電子がゲート４に引きよせられて
ターン・オフする。なお、この動作は、ゲート４
を陽極１と同電位にするだけでピンチ・オフ状態
を実現でき、ターン・オフができる。

以上、本発明の静電誘導型サイリスタについて
幾つかの実施例を説明したが、本発明、これらに
限定されるものでなく、ゲートが表面に露出した
構造のものであつても、またゲート電極が直接低
不純物密度領域に接触した型であつても良い。

また、ゲート領域に接した陽極側、陰極側ある
いは両側の低不純物密度領域の一部に真性半導体
領域ｉ層を入れてもよい。この場合には、耐圧同
上の特徴がある。

次に本発明の静電誘導型サイリスタの製造方法
を、第２図ａに示した実施例に基いて説明する。

第４図ｂ乃至ｃはその製造工程の一例を示す。
陰極２となるｎ型高不純物密度のシリコン基板
（比抵抗0.005Ω−cm）上に、ｎ型低不純物密度層
１０（不純物密度10¹¹〜10¹⁶cm^-3）を15μエピタキ
シヤル成長する（ａ参照）。

次に、このｎ型低不純物密度層１０上に歪補正
したｐ型高不純物密度領域（10¹⁷〜10²¹cm^-3）を、
厚さ２μとして選択的につけ、第１ゲート３及び
主電流通路１４を形成する（ｂ参照）。

ここで、選択的につける方法としては、選択拡
散、選択成長等の他に、全面に拡散或いは成長後
選択的にエツチング、イオン打込み等を行なう方
法等種々の方法がある。

次に、その上に、ｎ型低不純物密度層１２
（10¹¹〜10¹⁶cm^-3）を30μエピタキシヤル成長する
（ｃ参照）。

次に、陽極p⁺となるｐ型高不純物密度層１
（10¹⁷〜10²¹cm^-3）を歪補正した拡散またはエピタ
キシヤル成長でつける。

次に、ゲート３の取出し部分を階段状に選択エ
ツチングする。次にゲート面３を露出し用電極
を、ゲートとなる部分につけて完成する。なお、
ゲート電極は、前述の如くゲート部分に直接つけ
てもよいし、外側のＰ型及びｎ型高不純物密度領
域１，２を介して取付けても同等差支えない。

製造工程は他にも、他の領域を基板として製造
を始めてもよいことは勿論である。

なお、以上の説明における比抵抗、不純物密
度、厚さ等は単に１つの具体例を示しているにす
ぎず、設計条件による変更して使用できるもので
ある。

たとえば抵不純物密度領域の不純物密度は10¹¹
〜10¹⁶cm^-3、各高不純物密度領域の不純物密度は
10¹⁷〜10²¹のように種々変えて実現できるし、寸
法などの値すべてについても広範囲に変え得る。
また、高不純物密度領域の歪補正は場合によつて
行わなくてもよい。

更に、半導体材料もシリコンに限るものでな
く、ゲルマニウムでもよいしまた、GaAs，
InP，GaAlAs等の化合物半導体でも差支えな
い。また成長法も、エピタキシヤル成長に限定さ
れるものでなく、異種半導体を接合したヘテロ接
合を形成してもよい。

前述した製造法は、第２図ａに示した静電誘導
型サイリスタを例にとつて製造工程を説明した
が、第２図以外のサイリスタの実施例についても
同様な製造方法が適用できることは前述した通り
である。

更に詳しい本発明の半導体装置の製造方法は、
本発明者等の発明（特公昭56−32794号、静電誘
導型サイリスタの製造方法）に述べられている。

以上説明したように本発明の静電誘導型サイリ
スタは、主電極である高不純物密度よりなる陽
極、陰極及び主電極間は真性半導体あるいは低不
純物な半導体領域で構成され、そして、陽極、陰
極との間に位置し主電流通路全断面を塞がない形
状に設けられる１個もしくは複数個の制御電極と
を具備することによつて、従来PNPN構造のサイ
リスタと全く異る動作原理、すなわち、主電流通
路中に、ゲートにより発生した空乏層による電位
障壁による順方向阻止状態、そして、その電位障
壁を低めた際のキヤリアの注入により起る急激な
電界減少によるターン・オン、及びゲートのピン
チ・オフによる電位障壁の高まりによる注入停止
と、電界に引き寄せる事による余剰キヤリアの吸
い出しを用いるターン・オンのため、スイツチン
グ時間が従来のサイリスタの1/10以下に短縮でき
る事による超高速化、並びに大面積化に伴うスイ
ツチング時間増大がないため、大電力化及び高能
率化に大きな特徴があり、さらに、直流遮断が行
なえるという、従来ほとんど得られなかつた機能
を有している。更に従来の静電誘導サイリスタ
は、主電流通路がＮ−Ｐ構造になつているために
１順方向阻止電圧得が低い２順方向阻止電圧が低
い、３導通時の電圧降下が大きい４注入効率が悪
いこと５ゲートと主電位障壁間の静電容量が大き
い６スイツチオンが遅いという欠点がある。

本発明の静電誘導サイリスタは、主電流通路が
p⁺−ｉ−n⁺，p⁺−n^-−n⁺あるいはp⁺−p^-−n⁺構
造となつていることにより、上記の従来の静電誘
導サイリスタの性能よりも優れた、順方向阻止電
圧利得、順方向阻止耐圧の増大、順方向導通時の
電圧降下が更に小さくなること、注入効率が良い
こと及び静電容量減少によるスイツチング速度の
高速が実現できる。

この静電誘導型サイリスタを使用することによ
り、電動機の高速度、高精密制御が行え、しかも
自動工作機械、レーダー自動追尾制御、ロケツト
方向制御等、これまでのサイリスタではとうてい
考えられていなかつた分野までの自動制御が正
確、迅速に行える。又直流遮断が可能な点から、
インバータとして従来のものに比し高速度、高能
率で、使用法も簡単になるし、サイリスタチヨツ
パ制御の高精度化、大電力化、簡略化も可能とな
る。このように本発明の静電誘導型サイリスタは
非常に多くの利点を有しており、工業的価値の非
常に高いものである。

【図面の簡単な説明】

第１図は本発明の静電誘導型サイリスタの原理
を説明する図を示し、ａはその断面図、ｂは、ａ
図の斜視図を示す。第２図は、本発明の他の実施
例を示し、ａはその断面構成図、ｂ乃至ｄは、ａ
に示す静電誘導型サイリスタの負性抵抗特性を示
す。第３図は、本発明の他の実施例の断面構成を
示す。第４図ａ乃至ｃは、第２図ａに図示の静電
誘導型サイリスタの製造工程を示す。第１図及び
第２図において、１はＰ型の高不純物密度のp⁺
陽極、２はｎ型の高不純物密度のn⁺陰極、３，
４は夫々高不純物密度のp⁺ゲート、n⁺ゲート、
５，６，７は真性半導体領域、１０，１１，１
２，１３，１４，１５は低不純物領域、１６は
P⁺−n^-接合、１７はn⁺−p^-接合を示す。

Claims (1)

1. 【特許請求の範囲】 １ 主電極を構成する互いに反対導電型高不純物
   密度領域よりなる陽極領域と陰極領域を具え、前
   記陽極領域と前記陰極領域との間には、真性半導
   体領域から成る主電流通路を配置し、該主電流通
   路には、その全断面を塞がない形状に設けられる
   高不純物密度の埋込み型の制御電極領域として、
   前記陰極領域には陰極と反対導電型の高不純物密
   度領域よりなる制御電極領域を、前記陽極領域に
   は陽極と反対導電型の高不純物密度領域よりなる
   制御電極領域として真性半導体領域を介して隣接
   して設け、前記主電流通路に延びる空乏層による
   電位障壁を用いてキヤリアの流通の制御を行なう
   ことを特徴とする静電誘導型サイリスタ。 ２ 前記高不純物密度陽極領域と前記高不純物密
   度陰極領域との間に、前記陰極領域と同導電型の
   低不純物密度領域から成る主電流通路を配置し、
   該主電流路には、その全断面を塞がない形状に設
   けられる埋込型の高不純物密度領域よりなる制御
   電極を前記陰極領域に、前記主電流通路となる低
   不純物密度領域を介して隣接して設け、前記制御
   電極領域は主電流通路となる前記低不純物領域と
   は反対導電型の高不純物密度領域よりなり前記制
   御電極より前記主電流通路に延びる空乏層による
   電位障壁を用いてキヤリアの流量の制御を行なう
   ことを特徴とする静電誘導型サイリスタ。