JPH0137777B2 - - Google Patents
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- JPH0137777B2 JPH0137777B2 JP1668880A JP1668880A JPH0137777B2 JP H0137777 B2 JPH0137777 B2 JP H0137777B2 JP 1668880 A JP1668880 A JP 1668880A JP 1668880 A JP1668880 A JP 1668880A JP H0137777 B2 JPH0137777 B2 JP H0137777B2
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- JP
- Japan
- Prior art keywords
- signal
- fdd
- transmission line
- demodulation circuit
- circuit
- Prior art date
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- 230000008054 signal transmission Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 3
- 208000017227 ADan amyloidosis Diseases 0.000 description 10
- 201000000194 ITM2B-related cerebral amyloid angiopathy 2 Diseases 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 101150033577 FDC1 gene Proteins 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明は、制御装置と、これに接続されその制
御を受ける複数の記憶装置とから成る記憶システ
ムに関する。
御を受ける複数の記憶装置とから成る記憶システ
ムに関する。
第１図は、従来の記憶システムの一例を説明す
るための図である。図中、２ａ〜２ｃは記憶装
置、例えばフロツピイデイスク装置〔以下FDD
（FLOPPY DISC DEVICE）と呼ぶ〕、１は該
FDD２ａ〜２ｃの制御を行なうフロツピイデイ
スク制御装置〔以下FDC（FLOPPY DISK
CONTROLER）と呼ぶ〕、２０ａ〜２０ｂは各
FDD２ａ〜２ｃに内蔵される復調回路である。
るための図である。図中、２ａ〜２ｃは記憶装
置、例えばフロツピイデイスク装置〔以下FDD
（FLOPPY DISC DEVICE）と呼ぶ〕、１は該
FDD２ａ〜２ｃの制御を行なうフロツピイデイ
スク制御装置〔以下FDC（FLOPPY DISK
CONTROLER）と呼ぶ〕、２０ａ〜２０ｂは各
FDD２ａ〜２ｃに内蔵される復調回路である。
従来技術において、FDC１の選択信号Ｃによ
りFDD２ｃが選択された場合、FDD２ｃは、読
み出し信号（記録情報）を復調回路２０ｃにより
復調した復調信号ａを多重化伝送ラインＡに出力
し、FDC１に入力する様構成されている。この
多重化伝送ラインＡには、FDC１とFDD２ａ〜
２ｃを接続するための信号伝送ラインと、FDC
１からFDD２ａ〜２ｃへ制御信号を送るための
制御ラインが含まれる。選択されない他FDD２
ａ，２ｂが、信号伝送（出力）を行なわないた
め、多重化信号ラインＡはFDD２ｃに専有され
る。
りFDD２ｃが選択された場合、FDD２ｃは、読
み出し信号（記録情報）を復調回路２０ｃにより
復調した復調信号ａを多重化伝送ラインＡに出力
し、FDC１に入力する様構成されている。この
多重化伝送ラインＡには、FDC１とFDD２ａ〜
２ｃを接続するための信号伝送ラインと、FDC
１からFDD２ａ〜２ｃへ制御信号を送るための
制御ラインが含まれる。選択されない他FDD２
ａ，２ｂが、信号伝送（出力）を行なわないた
め、多重化信号ラインＡはFDD２ｃに専有され
る。
しかしながらこの様な記憶システムは、各
FDDに信号復調回路を設けているため、FDDの
コスト高を招くと言う問題点を有する。
FDDに信号復調回路を設けているため、FDDの
コスト高を招くと言う問題点を有する。
この問題点を解決するために、従来、第２図に
示す如く、信号復調回路３０をFDD３のみに設
け、他の信号復調回路を有しないFDD４ａ〜４
ｃの信号出力（記録情報）は、全てFDD３の信
号復調回路３０により復調後FDC１に入力され
る方式が提案されている。更に詳述すれば本シス
テムはFDC１の選択信号ＣによりFDD４ｃが選
択された場合、FDD４ｃは復調前の読み出し信
号ｂ（記録情報）を伝送ラインＢを介してFDD３
の信号復調回路３０に出力し、復調後の読み出し
信号ａを伝送ラインＡを介してFDC１に出力す
るものである。
示す如く、信号復調回路３０をFDD３のみに設
け、他の信号復調回路を有しないFDD４ａ〜４
ｃの信号出力（記録情報）は、全てFDD３の信
号復調回路３０により復調後FDC１に入力され
る方式が提案されている。更に詳述すれば本シス
テムはFDC１の選択信号ＣによりFDD４ｃが選
択された場合、FDD４ｃは復調前の読み出し信
号ｂ（記録情報）を伝送ラインＢを介してFDD３
の信号復調回路３０に出力し、復調後の読み出し
信号ａを伝送ラインＡを介してFDC１に出力す
るものである。
しかしながらこのシステムは、図からも明らか
な様に、伝送信号ラインが２段階（ラインＡ及び
Ｂ）に分れるためシステム構成が複雑化すると共
に、信号復調回路３０を内蔵するFDD３におい
て各FDD４ａ〜４ｃからの伝送ラインＢとの接
続部が、それぞれFDD４ａ〜４ｃ独立に実装す
る必要があるため、FDD３の該接続部は、他の
FDD４ａ〜４ｃの接続部と異違する構造としな
ければならないと言う問題点を有する。
な様に、伝送信号ラインが２段階（ラインＡ及び
Ｂ）に分れるためシステム構成が複雑化すると共
に、信号復調回路３０を内蔵するFDD３におい
て各FDD４ａ〜４ｃからの伝送ラインＢとの接
続部が、それぞれFDD４ａ〜４ｃ独立に実装す
る必要があるため、FDD３の該接続部は、他の
FDD４ａ〜４ｃの接続部と異違する構造としな
ければならないと言う問題点を有する。
従つて本発明の目的は、上述の如き従来の問題
点を除去することであり、伝送ラインの多段化及
び伝送ラインの接続部を異種とすることなしに安
価に、共通の信号復調回路を使用することができ
る記憶システムを提供することである。
点を除去することであり、伝送ラインの多段化及
び伝送ラインの接続部を異種とすることなしに安
価に、共通の信号復調回路を使用することができ
る記憶システムを提供することである。
このため、本発明では、少なくとも１つの記憶
装置は、自装置の記録情報を自装置の復調回路に
より復調後前記信号伝送ラインを介して制御装置
に出力すると共に、他装置の記録情報を自装置の
復調回路に該信号伝送ラインを介して入力し、自
装置の復調回路により復調後前記信号伝送ライン
を介して出力する信号制御回路を備えて成る。
装置は、自装置の記録情報を自装置の復調回路に
より復調後前記信号伝送ラインを介して制御装置
に出力すると共に、他装置の記録情報を自装置の
復調回路に該信号伝送ラインを介して入力し、自
装置の復調回路により復調後前記信号伝送ライン
を介して出力する信号制御回路を備えて成る。
以下本発明の一実施例を第３図及び第４図を用
いて詳細に説明する。第３図は本発明による記憶
システムを説明するためのフロツピイデイスク制
御装置（FDC）及び複数のフロツピイデイスク
装置（FDD）から成るシステム構成図であり、
第４図は第３図の詳細を説明するための図であ
る。
いて詳細に説明する。第３図は本発明による記憶
システムを説明するためのフロツピイデイスク制
御装置（FDC）及び複数のフロツピイデイスク
装置（FDD）から成るシステム構成図であり、
第４図は第３図の詳細を説明するための図であ
る。
まず第３図を用いて本発明の一実施例の概要を
説明する。図中、１はフロツピイデイスク制御装
置（FDC）、２２ａは信号復調回路３０を内蔵す
るフロツピイデイスク装置（FDD）、２２ｂ及び
２２ｃは信号復調回路を備えないフロツピイデイ
スク装置（FDD）である。
説明する。図中、１はフロツピイデイスク制御装
置（FDC）、２２ａは信号復調回路３０を内蔵す
るフロツピイデイスク装置（FDD）、２２ｂ及び
２２ｃは信号復調回路を備えないフロツピイデイ
スク装置（FDD）である。
本発明による記憶システムは、例えば、FDC
１よりFDD２２ｃを選択する選択信号Ｃが送出
された場合、FDD２２ｃの復調前の読み出し信
号ｂ（記録情報）は多重化信号伝達ラインＡを介
してFDD２２ａの信号復調回路３０に入力され、
復調後の読み出し信号ａは、FDC１に出力され
る様構成される。この様に本システムは、一本の
多重化信号伝達ラインＡと、FDD２２ａに内蔵
される各FDD共通の信号復調回路３０とから成
る。
１よりFDD２２ｃを選択する選択信号Ｃが送出
された場合、FDD２２ｃの復調前の読み出し信
号ｂ（記録情報）は多重化信号伝達ラインＡを介
してFDD２２ａの信号復調回路３０に入力され、
復調後の読み出し信号ａは、FDC１に出力され
る様構成される。この様に本システムは、一本の
多重化信号伝達ラインＡと、FDD２２ａに内蔵
される各FDD共通の信号復調回路３０とから成
る。
次に第４図を用いて本発明によるFDDの詳細
を説明する。図中、１はFDC、２２ａは復調回
路３０を備えるFDD、２２ｂ及び２２ｃは復調
回路を備えないFDDである。また、FDD２２ａ
は、他のFDD２２ｂ及び２２ｃから読み出され
た読み出し信号（復調前の記録情報）ｂを復調
し、読み出し信号（復調後）ａとして出力するた
めのアンドゲート４１及び４２ａ、受信回路４
３、信号制御回路４４を備えている。
を説明する。図中、１はFDC、２２ａは復調回
路３０を備えるFDD、２２ｂ及び２２ｃは復調
回路を備えないFDDである。また、FDD２２ａ
は、他のFDD２２ｂ及び２２ｃから読み出され
た読み出し信号（復調前の記録情報）ｂを復調
し、読み出し信号（復調後）ａとして出力するた
めのアンドゲート４１及び４２ａ、受信回路４
３、信号制御回路４４を備えている。
まず、FDC１からFDD２２ｃを選択する選択
信号Ｃが出力された場合、FDD２２ｃは読出回
路４５ｃよりアンドゲート４２ｃを介して読み出
し信号ｂ（復調前の記録情報）をFDD２２ａに入
力する。この場合信号制御回路４４の端子４４
ａ，４４ｂ，４４ｃは開放状態となつているの
で、前記FDD２２ａの読み出し信号ｂ（復調前）
は、受信回路４３を介して復調回路３０に入力さ
れる。復調後の読み出し信号ａは、アンドゲート
４１を介してFDC１に入力され、情報の読み出
しが完了する。
信号Ｃが出力された場合、FDD２２ｃは読出回
路４５ｃよりアンドゲート４２ｃを介して読み出
し信号ｂ（復調前の記録情報）をFDD２２ａに入
力する。この場合信号制御回路４４の端子４４
ａ，４４ｂ，４４ｃは開放状態となつているの
で、前記FDD２２ａの読み出し信号ｂ（復調前）
は、受信回路４３を介して復調回路３０に入力さ
れる。復調後の読み出し信号ａは、アンドゲート
４１を介してFDC１に入力され、情報の読み出
しが完了する。
FDC１からFDD２２ａを選択する選択信号Ｃ
が出力された場合、FDD２２ａは、まず読出回
路４５ａからの読み出し信号（復調前の記録情
報）をアンドゲート４２ａ、受信回路４３を介し
て復調回路３０に入力する。復調後の読み出し信
号ａは、アンドゲート４１を介してFDC１に入
力され、処理が完了する。尚、この場合も、信号
制御回路４４の端子４４ａ〜４４ｃは開放状態で
ある。この様に本発明によれば、多重化信号伝送
方法は、FDD２２ａの信号復調回路３０を、他
のFDDと共通に使用することができる。
が出力された場合、FDD２２ａは、まず読出回
路４５ａからの読み出し信号（復調前の記録情
報）をアンドゲート４２ａ、受信回路４３を介し
て復調回路３０に入力する。復調後の読み出し信
号ａは、アンドゲート４１を介してFDC１に入
力され、処理が完了する。尚、この場合も、信号
制御回路４４の端子４４ａ〜４４ｃは開放状態で
ある。この様に本発明によれば、多重化信号伝送
方法は、FDD２２ａの信号復調回路３０を、他
のFDDと共通に使用することができる。
以上述べた実施例は、１つのFDDのみに信号
復調回路が内蔵されている例である。次に他の実
施例として２つのFDDに信号復調回路が内蔵さ
れている例を説明する。
復調回路が内蔵されている例である。次に他の実
施例として２つのFDDに信号復調回路が内蔵さ
れている例を説明する。
２つのFDD個々に復調回路が内蔵されている
場合、どちらか一方のFDDの復調回路を各FDD
の共通回路として使用する。本実施例では、第４
図に示すFDD２２ｂの回路構成がFDD２２ａと
同一構成で復調回路を備え、FDD２２ｂの復調
回路を各FDDの共通に使用する場合について説
明する。
場合、どちらか一方のFDDの復調回路を各FDD
の共通回路として使用する。本実施例では、第４
図に示すFDD２２ｂの回路構成がFDD２２ａと
同一構成で復調回路を備え、FDD２２ｂの復調
回路を各FDDの共通に使用する場合について説
明する。
この場合、FDD２２ａの復調された読み出し
信号ａの出力を阻止するために、FDD２２ａの
信号制御回路４４の端子４４ａと端子４４ｃを短
絡し、アンドゲート４１の一方の入力を“０”に
設定する。故に、FDD２２ａは、FDD２２ｃ同
様に復調回路を有しないFDDとして、前記実施
例の如く使用される。尚、FDD２２ｂの信号制
御回路の端子は全て開放状態に設定する。
信号ａの出力を阻止するために、FDD２２ａの
信号制御回路４４の端子４４ａと端子４４ｃを短
絡し、アンドゲート４１の一方の入力を“０”に
設定する。故に、FDD２２ａは、FDD２２ｃ同
様に復調回路を有しないFDDとして、前記実施
例の如く使用される。尚、FDD２２ｂの信号制
御回路の端子は全て開放状態に設定する。
更に、全てのFDDに信号復調回路を個々に有
し、各FDD内蔵の復調回路の使用（第１図に示
す例と同様な使用）は、各FDDの信号制御回路
４４の端子４４ａと４４ｂを短絡することによ
り、実現することができる。
し、各FDD内蔵の復調回路の使用（第１図に示
す例と同様な使用）は、各FDDの信号制御回路
４４の端子４４ａと４４ｂを短絡することによ
り、実現することができる。
以上述べた如く本発明によれば、同一の信号伝
送ラインを用いて、復調回路を有しない他記憶装
置の記録情報の伝送を行なうことにより、信号伝
送ラインの多段化及び伝送ライン接続部を異種と
することなしに安価に、共通の信号復調回路を使
用することができる記憶システムを提供すること
ができる。
送ラインを用いて、復調回路を有しない他記憶装
置の記録情報の伝送を行なうことにより、信号伝
送ラインの多段化及び伝送ライン接続部を異種と
することなしに安価に、共通の信号復調回路を使
用することができる記憶システムを提供すること
ができる。
第１及び第２図は、従来の記憶システムを説明
するための図、第３図は本発明の記憶システムの
概要を説明するための図、第４図は本発明の一実
施例となる記憶システムの中の記憶装置を説明す
るための図である。 符号の説明、１……フロツピイデイスク制御装
置（FDC）、２２ａ……復調回路を備えるフロツ
ピイデイスク装置（FDD）、２２ｂ，２２ｃ……
復調回路を備えないフロツピイデイスク装置
（FDD）、３０……復調回路、４５ａ〜４５ｃ…
…読出回路、４４……信号制御回路、Ａ……信号
伝送ライン、Ｃ……選択信号、ｂ……読み出し信
号（復調前の記録情報）、ａ……読み出し信号
（復調後の記録情報）。
するための図、第３図は本発明の記憶システムの
概要を説明するための図、第４図は本発明の一実
施例となる記憶システムの中の記憶装置を説明す
るための図である。 符号の説明、１……フロツピイデイスク制御装
置（FDC）、２２ａ……復調回路を備えるフロツ
ピイデイスク装置（FDD）、２２ｂ，２２ｃ……
復調回路を備えないフロツピイデイスク装置
（FDD）、３０……復調回路、４５ａ〜４５ｃ…
…読出回路、４４……信号制御回路、Ａ……信号
伝送ライン、Ｃ……選択信号、ｂ……読み出し信
号（復調前の記録情報）、ａ……読み出し信号
（復調後の記録情報）。
Claims (1)
- 【特許請求の範囲】 １ 情報を記憶する複数の記憶装置と、当該複数
の記憶装置を制御する制御装置と、当該制御装置
と前記複数の記憶装置を接続するための信号伝送
ラインと、前記制御装置から前記複数の記憶装置
へ制御のための信号を送る制御ラインとを備える
記憶システムにおいて、 記憶装置で発生する情報読み出し信号を復調せ
ずに伝送するための第１の信号伝送ラインと、前
記情報読み出し信号を復調した後の信号を前記制
御装置に伝送するための第２の信号伝送ラインと
を備え、 前記複数の記憶装置のうちの少なくとも１つの
記憶装置は、前記第２の信号伝送ラインに信号を
出力する復調回路と、前記制御装置から前記制御
ラインを介して送られる選択信号により自記憶装
置が選択された場合、自記憶装置内で発生する情
報読み出し信号を前記復調回路に送り、他の記憶
装置が選択された場合、前記第１の信号伝送ライ
ンを介して送られた情報読み出し信号を前記復調
回路に与える信号制御回路を備え、 他の記憶装置は、前記制御装置から前記制御ラ
インを介して送られる選択信号により当該他の記
憶装置が選択された場合、当該他の記憶装置内で
発生する情報読み出し信号を前記第１の信号伝送
ラインに出力させるための回路を備えることを特
徴とする記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1668880A JPS56114054A (en) | 1980-02-15 | 1980-02-15 | Transmission system of multiplexed signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1668880A JPS56114054A (en) | 1980-02-15 | 1980-02-15 | Transmission system of multiplexed signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114054A JPS56114054A (en) | 1981-09-08 |
| JPH0137777B2 true JPH0137777B2 (ja) | 1989-08-09 |
Family
ID=11923245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1668880A Granted JPS56114054A (en) | 1980-02-15 | 1980-02-15 | Transmission system of multiplexed signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114054A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098159U (ja) * | 1983-12-12 | 1985-07-04 | ティアック株式会社 | 磁気デイスク再生装置 |
-
1980
- 1980-02-15 JP JP1668880A patent/JPS56114054A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114054A (en) | 1981-09-08 |
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