JPS59106055A - 相手系情報読取り方式 - Google Patents
相手系情報読取り方式Info
- Publication number
- JPS59106055A JPS59106055A JP57216430A JP21643082A JPS59106055A JP S59106055 A JPS59106055 A JP S59106055A JP 57216430 A JP57216430 A JP 57216430A JP 21643082 A JP21643082 A JP 21643082A JP S59106055 A JPS59106055 A JP S59106055A
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- Japan
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- transmitted
- bits
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は一対のマイクロプロセッサシステムに係り、特
に互いに他系システムの保持する情報を読取る機能を有
するマイクロプロセッサシステム相互間の情報伝送線数
を節減する相手系情報読取り方式に関す。
に互いに他系システムの保持する情報を読取る機能を有
するマイクロプロセッサシステム相互間の情報伝送線数
を節減する相手系情報読取り方式に関す。
山） 技術の背景
マイクロプロセッサの進歩に伴い、自動交換機等の各種
制御装置にもマイクロプロセッサが広く導入されつつあ
る。この種制御装置は信頼性を向上する為に二重化され
、現用系システムが罹障すると直ちに予備系システムが
代わりに稼働する仕組みがとられる場合が多い。かかる
場合に稼働中のシステムは、障害診断を行う為に罹障シ
ステムから各種障害情報を読取る必要が生ずる。
制御装置にもマイクロプロセッサが広く導入されつつあ
る。この種制御装置は信頼性を向上する為に二重化され
、現用系システムが罹障すると直ちに予備系システムが
代わりに稼働する仕組みがとられる場合が多い。かかる
場合に稼働中のシステムは、障害診断を行う為に罹障シ
ステムから各種障害情報を読取る必要が生ずる。
（Ｃ） 従来技術と問題点
第１図はこの種一対のマイクロプロセッサシステムにお
ける従来ある相手系情報読取り方式の一例を示す図であ
る。第１図において、０系システムおよび１系システム
は、何れも制御の中心となるマイクロプロセッサＭＰＵ
、プログラムを記憶する続出専用メモリＲＯＭ、データ
類を一時格納する随時書込読出メモリＲＡＭ等により同
一の構成を有するマイクロプロセッサシステムである。
ける従来ある相手系情報読取り方式の一例を示す図であ
る。第１図において、０系システムおよび１系システム
は、何れも制御の中心となるマイクロプロセッサＭＰＵ
、プログラムを記憶する続出専用メモリＲＯＭ、データ
類を一時格納する随時書込読出メモリＲＡＭ等により同
一の構成を有するマイクロプロセッサシステムである。
各０系および１系システム内においてマイクロプロセッ
サＭＰＵは、１６ビントの伝送容量を持つアドレスバス
ＡＢを介して続出専用メモリＲＯＭ。
サＭＰＵは、１６ビントの伝送容量を持つアドレスバス
ＡＢを介して続出専用メモリＲＯＭ。
随時書込続出メモリＲＡＭ等にアドレスａを送り、また
８ビツトの伝送容量を持つデータバスＤＢを介してプロ
グラムの各命令の読出し、またはデータｄの読出し・書
込みを行う。また各０系およびｌ系システムは、互いに
相手系システムに伝達すべき３２ビツトの情報ｄを保持
している。該情報ｄは、それぞれ８ビツトの部分情報ｓ
ｄｌ乃至Ｓｄ４に区分され、４個のレジスタＲＥＧＩ乃
至ＲＥＧ４にそれぞれ蓄積されている。各しジスタＲＥ
ＧＩ乃至ＲＥＧ４に蓄積されている部分情報Ｓｄｌ乃至
ｓｄ４は、ドライバＤＶを介して３２本のデータ線りに
送出され、相手系システムにそれぞれ８個宛設けられて
いる３ステートレシーバＲＶ１乃至ＲＶ４に伝達される
。今１系システムの保持する情報ｄの読取りを希望する
０系システムのマイクロプロセッサＭＰＵは、アドレス
バスＡＢを介してデコーダＤＥＣに部分情報選択用のア
ドレスａを送る。デコーダＤＥＣはその後読取り信号ｒ
を受信して、アドレスａの指定する部分情報５ｄｉ（ｉ
はｌ乃至４の何れか）を受信する８個の３ステートレシ
ーバＲＶｉを導通状態とし、該部分情報ｓｄｉをデータ
バスＤＢに送出させる。
８ビツトの伝送容量を持つデータバスＤＢを介してプロ
グラムの各命令の読出し、またはデータｄの読出し・書
込みを行う。また各０系およびｌ系システムは、互いに
相手系システムに伝達すべき３２ビツトの情報ｄを保持
している。該情報ｄは、それぞれ８ビツトの部分情報ｓ
ｄｌ乃至Ｓｄ４に区分され、４個のレジスタＲＥＧＩ乃
至ＲＥＧ４にそれぞれ蓄積されている。各しジスタＲＥ
ＧＩ乃至ＲＥＧ４に蓄積されている部分情報Ｓｄｌ乃至
ｓｄ４は、ドライバＤＶを介して３２本のデータ線りに
送出され、相手系システムにそれぞれ８個宛設けられて
いる３ステートレシーバＲＶ１乃至ＲＶ４に伝達される
。今１系システムの保持する情報ｄの読取りを希望する
０系システムのマイクロプロセッサＭＰＵは、アドレス
バスＡＢを介してデコーダＤＥＣに部分情報選択用のア
ドレスａを送る。デコーダＤＥＣはその後読取り信号ｒ
を受信して、アドレスａの指定する部分情報５ｄｉ（ｉ
はｌ乃至４の何れか）を受信する８個の３ステートレシ
ーバＲＶｉを導通状態とし、該部分情報ｓｄｉをデータ
バスＤＢに送出させる。
０系システムのマイクロプロセッサＭＰＵはデータバス
ＤＢに送出される部分情報ｓｄｉを受信する。１系シス
テムのマイクロプロセッサＭＰＵも０系システムの情報
ｄを同様の過程で読取ることが出来る。
ＤＢに送出される部分情報ｓｄｉを受信する。１系シス
テムのマイクロプロセッサＭＰＵも０系システムの情報
ｄを同様の過程で読取ることが出来る。
以上の説明から明らかな如く、従来ある相手系情報読取
り方式においては、相手系システムにそれぞれ３２ビツ
トの情報ｄを伝達する為に、それぞれ３２本のデータ線
りから成る伝送路を両システム間に設け、また該伝送路
を接続する為のコネクタ端子を両システムに設ける必要
がある。現実にはかかる伝送路並びにコネクタ端子の設
置可能数にも限度がある為、伝達可能な情報量も制限さ
れる欠点が有った。
り方式においては、相手系システムにそれぞれ３２ビツ
トの情報ｄを伝達する為に、それぞれ３２本のデータ線
りから成る伝送路を両システム間に設け、また該伝送路
を接続する為のコネクタ端子を両システムに設ける必要
がある。現実にはかかる伝送路並びにコネクタ端子の設
置可能数にも限度がある為、伝達可能な情報量も制限さ
れる欠点が有った。
（ｄｌ 発明の目的
本発明の目的は、前述の如き従来ある相手系情報読取り
方式の欠点を除去し、相手系に情報を伝達するに必要な
伝送路の規模を極力縮小し、当該マイクロプロセッサシ
ステムの経済性を向上し、また伝送可能な情報量に対す
る制限を除くことに在る。
方式の欠点を除去し、相手系に情報を伝達するに必要な
伝送路の規模を極力縮小し、当該マイクロプロセッサシ
ステムの経済性を向上し、また伝送可能な情報量に対す
る制限を除くことに在る。
（ｅｌ 発明の構成
この目的は、互いに他のシステムの保持する複数ビット
の情報を読取ることの出来る一対のマイクロプロセッサ
システムにおいて、前記情報を所定ビット数の部分情報
に区分して蓄積する複数のレジスタと、前記情報を読取
るマイクロプロセッサシステムから伝達される部分情報
を選択する情報により所要の前記レジスタを選択する手
段とを設け、該選択したレジスタの蓄積する前記部分情
報を前記所定ビット数の情報を並列伝送可能な伝送路を
介して前記情報を読取るマイクロプロセッサシステムに
伝達することにより達成される。
の情報を読取ることの出来る一対のマイクロプロセッサ
システムにおいて、前記情報を所定ビット数の部分情報
に区分して蓄積する複数のレジスタと、前記情報を読取
るマイクロプロセッサシステムから伝達される部分情報
を選択する情報により所要の前記レジスタを選択する手
段とを設け、該選択したレジスタの蓄積する前記部分情
報を前記所定ビット数の情報を並列伝送可能な伝送路を
介して前記情報を読取るマイクロプロセッサシステムに
伝達することにより達成される。
（ｆ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による相手系情報読取り方式
を示す図である。なお、企図を通じて同一符号は同一対
象物を示す。第２図においては、それぞれレジスタＲＥ
ＧＩ乃至ＲＥＧ４に蓄積される部分情報ｓｄｉ乃至ｓｄ
４は、それぞれ８個の３ステートドライバＤＶＩ乃至Ｄ
Ｖ４に伝達される。各８個の３ステートドライバＤＶＩ
乃至ＤＶ４の出力は、それぞれ８本のデータ線りに並列
に接続されている。各８本のデータ線りは、相手系シス
テムに設けられている８個の３ステートレシーバＲＶに
接続される。各３ステートドライバＤＶ１乃至ＤＶ４は
、デコーダＤＥＣ２の出力により選択されぬ場合は阻止
状態となり、対応するレジスタＲＥＧ１乃至ＲＥＧ４か
ら伝達される部分情報を出力しない。今１系システムの
情報ｄの保持する読取りを希望する０系システムのマイ
クロプロセッサＭＰＵが、アドレスバスＡＢに送出する
部分情報選択用のアドレスａの内、下位２ビツトは２本
のアドレス線Ｌ１を介して１系システムに設けられてい
るデコーダＤＥＣ２に部分情報選択アドレスとして伝達
され、上位１４ビツトはＯ系システム内に設けられてい
るデコーダＤＥＣ］に１系システムの保持する情報ｄの
読取り指示アドレスとして伝達される。１系システムの
デコーダＤＥＣ２は、アドレス線Ｌｌを介して受信した
２ビツトの部分情報選択アドレスにより、指定された部
分情報ｓｄｉを受信する８個の３ステートドライバＤＶ
ｉを導通状態とし、該部分情報ｓｄｉを８本のデータ線
りに送出させる。その後読取り信号ｒを受信した０系シ
ステムのデコーダＤＥＣ１は、読取り指示アドレスに基
づき８個の３ステートレシーバＲＶを導通状態とし、デ
ータ線りを介して伝達される部分情報ｓｄｉをデータバ
スＤＢに送出させる。０系システムのマイクロプロセッ
サＭＰＵは、データバスＤＢに送出される部分情１ｉ１
３ｓｄｉを受信する。１系システムのマイクロプロセッ
サＭＰＵも０系システムの保持する情報を同様の過程で
読取ることが出来る。
を示す図である。なお、企図を通じて同一符号は同一対
象物を示す。第２図においては、それぞれレジスタＲＥ
ＧＩ乃至ＲＥＧ４に蓄積される部分情報ｓｄｉ乃至ｓｄ
４は、それぞれ８個の３ステートドライバＤＶＩ乃至Ｄ
Ｖ４に伝達される。各８個の３ステートドライバＤＶＩ
乃至ＤＶ４の出力は、それぞれ８本のデータ線りに並列
に接続されている。各８本のデータ線りは、相手系シス
テムに設けられている８個の３ステートレシーバＲＶに
接続される。各３ステートドライバＤＶ１乃至ＤＶ４は
、デコーダＤＥＣ２の出力により選択されぬ場合は阻止
状態となり、対応するレジスタＲＥＧ１乃至ＲＥＧ４か
ら伝達される部分情報を出力しない。今１系システムの
情報ｄの保持する読取りを希望する０系システムのマイ
クロプロセッサＭＰＵが、アドレスバスＡＢに送出する
部分情報選択用のアドレスａの内、下位２ビツトは２本
のアドレス線Ｌ１を介して１系システムに設けられてい
るデコーダＤＥＣ２に部分情報選択アドレスとして伝達
され、上位１４ビツトはＯ系システム内に設けられてい
るデコーダＤＥＣ］に１系システムの保持する情報ｄの
読取り指示アドレスとして伝達される。１系システムの
デコーダＤＥＣ２は、アドレス線Ｌｌを介して受信した
２ビツトの部分情報選択アドレスにより、指定された部
分情報ｓｄｉを受信する８個の３ステートドライバＤＶ
ｉを導通状態とし、該部分情報ｓｄｉを８本のデータ線
りに送出させる。その後読取り信号ｒを受信した０系シ
ステムのデコーダＤＥＣ１は、読取り指示アドレスに基
づき８個の３ステートレシーバＲＶを導通状態とし、デ
ータ線りを介して伝達される部分情報ｓｄｉをデータバ
スＤＢに送出させる。０系システムのマイクロプロセッ
サＭＰＵは、データバスＤＢに送出される部分情１ｉ１
３ｓｄｉを受信する。１系システムのマイクロプロセッ
サＭＰＵも０系システムの保持する情報を同様の過程で
読取ることが出来る。
以上の説明から明らかな如く、本実施例によれば、０系
システムから２本のアドレス線Ｌ１を介して伝達される
部分情報選択アドレスにより、所要の部分情報ｓｄｉの
みが１系システムから一度に送出される為、情報ｄを構
成するビット数の如何に拘わらず、伝送路を構成するデ
ータ線りは８本で済み、また部分情報ｓｄｉを受信する
３ステーＩ−レシーバＲＶも８個で済む。
システムから２本のアドレス線Ｌ１を介して伝達される
部分情報選択アドレスにより、所要の部分情報ｓｄｉの
みが１系システムから一度に送出される為、情報ｄを構
成するビット数の如何に拘わらず、伝送路を構成するデ
ータ線りは８本で済み、また部分情報ｓｄｉを受信する
３ステーＩ−レシーバＲＶも８個で済む。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ば情報ｄおよび部分情報ｓｄはそれぞれ３２ビツトおよ
び８ビツトに限定されることは無く、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変らない
。またアドレスバスＡＢおよびデータバスＤＢはそれぞ
れ１６ビソトおよび８ビツトに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変らない。更に本発明の対象となるマイクロプ
ロセッサシステムの構成は図示されるものに限定されぬ
ことは言う迄も無い。
ば情報ｄおよび部分情報ｓｄはそれぞれ３２ビツトおよ
び８ビツトに限定されることは無く、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変らない
。またアドレスバスＡＢおよびデータバスＤＢはそれぞ
れ１６ビソトおよび８ビツトに限定されることは無く、
他に幾多の変形が考慮されるが、何れの場合にも本発明
の効果は変らない。更に本発明の対象となるマイクロプ
ロセッサシステムの構成は図示されるものに限定されぬ
ことは言う迄も無い。
（ｇｌ 発明の効果
以上、本発明によれば、前記一対のマイクロプロセッサ
システムにおいて、相手系システムの情報を読取る為の
伝送路が、該情報を構成するビット数に拘わらず一定値
に限定され、当該マイクロプロセッサシステムの経済性
を促進し、また伝達可能な情報量に対する制限を除去す
ることが出来る。
システムにおいて、相手系システムの情報を読取る為の
伝送路が、該情報を構成するビット数に拘わらず一定値
に限定され、当該マイクロプロセッサシステムの経済性
を促進し、また伝達可能な情報量に対する制限を除去す
ることが出来る。
第１図は従来ある相手系情報読取り方式の一例を示す図
、第２図は本発明の一実施例による相手系情報読取り方
式を示す図である。
、第２図は本発明の一実施例による相手系情報読取り方
式を示す図である。
Claims (1)
- 互いに他系システムの保持する複数ビットの情報を読取
ることの出来る一対のマイクロプロセッサシステムにお
いて、前記情報を所定ビット数の部分情報に区分して蓄
積する複数のレジスタと、前記情報を読取るマイクロプ
ロセッサシステムから伝達される部分情報を選択する情
報により所要の前記レジスタを選択する手段とを設け、
該選択したレジスタの蓄積する前記部分情報を前記所定
ビット数の情報を並列伝送可能な伝送路を介して前記情
報を読取るマイクロプロセッサシステムに伝達すること
を特徴とする相手系情報読取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216430A JPS59106055A (ja) | 1982-12-10 | 1982-12-10 | 相手系情報読取り方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216430A JPS59106055A (ja) | 1982-12-10 | 1982-12-10 | 相手系情報読取り方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106055A true JPS59106055A (ja) | 1984-06-19 |
Family
ID=16688427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216430A Pending JPS59106055A (ja) | 1982-12-10 | 1982-12-10 | 相手系情報読取り方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106055A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57168364A (en) * | 1981-04-08 | 1982-10-16 | Hitachi Ltd | Multi-processor system |
-
1982
- 1982-12-10 JP JP57216430A patent/JPS59106055A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57168364A (en) * | 1981-04-08 | 1982-10-16 | Hitachi Ltd | Multi-processor system |
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