JPS63197141A - デ−タ送受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速バスの連続するタイムスロットを使用し
てデータ伝送するバーストモードのデータ伝送方式にお
けるデータ送受信回路に関する。

〔従来の技術〕

従来のこの種のデータ送受信回路は、送信部および受信
部共に二つのメモリをそれぞれ有し、交互にフレームご
とのバーストデータを入力し、次いで入力したデータを
出力していた。

第５図および第６図を参照して従来のデータ送受信回路
のメモリの使い方について説明する。

第５図は従来の送信部のデータ入出力の一例を示すタイ
ムチャートである。第５図におムて端末からの低速デー
タはバーストデータＡ−Ｂ−Ｃが連続し、＃０メモリに
はデータＢが入力記憶され次いで記憶されたデータＢは
所定時限ののち読取られ高速データとして短時間に送出
される。＃１メモリはデータ基を記憶し、＃Ｏメモリに
データ基が記憶される間に記憶されたデータＡが読取送
出される。同様にデータＣはデータＡが＃０メモリから
読取送出される間、＃ｌメモリに記憶される。従って、
＃Ｏ・＃１メモリのそれぞれはデータの入力書込と読取
送出とを交互に繰返し、一方が入力書込のとき他方は読
取出力となる。

第６図は従来の受信部のデータ入出力の一例を示すタイ
ムチャートである。第６図において受信バスでの高速デ
ータは受信部が受信するデータＤ・Ｅを各伝送フレーム
の所定タイムスロットニ定期的に配列される。＃０メモ
リは高速データの所定位置から短時間をもってデータＤ
を抽出書込み次いで所定時限後に書込んだデータを読取
送出する。＃１メモリは高速データ中のデータＥを抽出
書込み、次に書込んだデータＥを低速データとして読取
送出する。低速データの送出は＃Ｏ・＃１メモリから交
互に読取られ、二重の読取送出はない。従って、＃１メ
モリから低速データとしてデータＥを読取送出開始する
のは＃０メモリのデータＤの送出終了後に連続すること
になる。すなわち、受信部も前述の送信部同様交互に抽
出書込と読取送出があシ、一方が読取送出のとき他方が
抽出蕾込する。

〔発明が解決しようとする問題点〕

上述のように従来のデータ送受信回路は二つのメモリを
送信部・受信部のそれぞれが備え、バーストデータごと
に交互に書込・読取を繰返すように構成されているので
、メモリとこの制御回路とによシ回路が大規模になると
共に高速データからの受信データを低速データへ送出す
るまでの伝送遅延を生じるという問題点があった。

本発明の目的は上記問題点を解決するデータ送受信回路
を提供することにある。

〔問題点を解決するための手段〕

本発明によるデータ送受信回路は、送信部および受信部
それぞれが予蓄レジスタ、一つのメモリ。

およびセレクタを有する。

送信部の予蓄レジスタは送信を開始する以前で記憶した
バーストデータを送信中に低速バスから受信するデータ
のワード数分を記憶する。送信部の一つのメモリは送信
部の予蓄レジスタに記憶されたワード数分以後に低速バ
スから受信する残りのバーストデータを少くとも記憶す
る。送信部のセレクタは送信部の予備レジスタからワー
ドを順次取出し、次いで送信部のメモリからワードを順
次取出して高速バスへ出力する。

受信部の一つのメモリは高速バスから受信する少くとも
一つのバーストデータを記憶する容量をもつ。受信部の
予蓄レジスタは受信部のメモリへ記憶中に受信したデー
タを低速バスへ送出する受信初頭のワード部分を記憶す
る。受信部のセレクタはまず受信部の予蓄レジスタから
ワードを順次取出し、次いで残ジのワードを受信部のメ
モリから取出して低速バスへ出力する。

〔実施例〕

次に本発明のデータ送受信回路について図面を参照して
説明する。

第１図は本発明の一実施例を示す送信部のブロック図、
また第２図は第１図におけるデータ送信の一例を示すタ
イムチャートである。

第１図において送信部はマイクロプロセッサ１１゜メモ
リ制御回路１２．メモリ１３，５−Ｐ（シリアル・パラ
レル）変換回路１４．Ｄ形ｆ’／Ｆ（フリップフロップ
）回路１５・１８．予蓄レジスタ１６、セレクタ１７．
およびバッファ１９を有する。マイクロプロセッサ１１
は送信部全体の制御をする。メモリ制御回路１２はマイ
クロプロセッサ１１の指示によシメモリ１３の書込・読
取の制御をする。メモリ１３は端末から入力する低速に
よるデータをメモリ制御回路１２により記憶し且つ読取
られる。Ｓ−Ｐ変換回路１４は端末から入力する低速の
シリアルデータをパラレルデータに変換する。Ｄ形Ｆ／
Ｆ回路１５は８−Ｐ変換回路１４から入力するデータを
正確に符号化してメモリ１３および予蓄レジスタ１６へ
出力する。予蓄レジスタ１６はマイクロプロセッサｌｌ
の制御を受は低速で入力するバーストデータごとの頭初
の二つのワードを記憶する。セレクタ１７はマイクロプ
ロセッサ１１の制御を受は高速で出力するバーストデー
タとしてまずレジスタ１６を選択し、次いでメモリ１３
からのデータ読出路を選択してＤ形Ｆ／Ｆ回路１８に接
続する。Ｄ形Ｆ／Ｆ’回路１８はバッファ１９を介し、
マイクロプロセッサ１１の制御により記憶されたデータ
符号を順次高速バスへ送信する。

次に第２図に第１図を併せ参照して端末からの低速デー
タを高速バスへ送信するマイクロプロセッサの制御につ
いて説明する。

第２図において、端末からのシリアルデータは２Ｍｂｐ
ｓの低速データで、高速バスの伝送フレームは６４Ｍｂ
ｐｓの速度による一フレーム１２５μｓのパラレルデー
タを有する。このとき高速バスは一フレーム１０２４タ
イムスロツトヲ有シ、一つのバーストデータが３２ワー
ドとすれば、高速バスでのバーストデータ長は３．９μ
ｓである。一方、低速バスでの３２ワードは２５６ビツ
トを有しこの時間長１２５μｓは送信フレーム長に一致
する。低速バスの１ワード長は３．９μｓとなるので一
つのバーストデータを高速バスへ送出する３、９μｓの
間に低速バスから受信する２ワ一ド分はメモリに記憶で
きない。マイクロプロセッサ１１は高速バスでの送信時
間位置が判断できるので送信時間位ヤに対して重ならな
い３２ワ一ド分の低速バス上の位置が判断できる。この
３２ワードに連続するデータは前述のように頭初の２ワ
一ド分が読取送出中のメモリ１３に記憶できないので、
二つの予蓄レジスタ１６に順次記憶される。従って、次
のデータの高速バスへの送出は、まず二つの予蓄レジス
タ１６からＪｌｌｉｉ次記憶ワードを読取送出し、次い
でメモリ１３から残りの記憶ワードを読取送出する。

次に第３図は本発明の一実施例を示す受信部のブロック
図、また第４図は第３図におけるデータ受信の一例を示
すタイムチャートである。

第３図において受信部はマイクロプロセッサ２１゜メモ
リ制御回路２２．メモリ２３．バッファ２４゜Ｄ形Ｆ／
Ｆ回路２５・２８．予蓄レジスタ２６゜セレクタ２７お
よびＰ−８変換回路２９を有する。

マイクロプロセッサ２１は受信部全体を制御する。

メモリ制御回路２２はマイクロプロセッサ２１の制御を
受けてメモリ２３の書込・読取を制御する。

メモリ２３は高速バスから抽出した少くとも一つのバー
ストデータを記憶する容量を有する。バッファ２４を介
してＤ形）゛／Ｆ回路２５が高速バスからデータ符号を
受信して出力する。予蓄レジスタ２６はマイクロプロセ
ッサ２１の制御により高速バスの所定のタイムスロット
から一つのワード分のデータ符号を抽出記憶する。セレ
クタ２７はマイクロプロセッサ２１の制御によシまず予
蓄レジスタ２６の記憶ワードを、次いでメモリ２３から
残るワード分を選択して出力する。Ｄ形Ｆ／Ｆ回路２８
はセレクタ２７の出力をＰ−８変換回路２９を介して端
末へ低速データとして送出する。

次に第４図に第３図を併せ参照してマイクロプロセッサ
２１による高速バスからの受信データを端末へ出力する
制御について説明する。

高速バスおよび端末への低速データの伝送条件は前述の
送信部と同一であシ説明は省略する。マイクロプロセッ
サ２１は高速バスから受信データの抽出書込をメモリ制
御回路２２に指示してメモＩＪ２３に記憶させる。同時
にマイクロコンピュータ２１は予蓄レジスタ２６に高速
バスから受信するバーストデータの最初のタイムスロッ
トのワードだけを抽出記憶させる。次いで、マイクロプ
ロセッサ２１は、データの抽出開始から４パルス時間の
所定時限を待ってセレクタ２７に予蓄レジスタ２６の選
択を、次いでメモリ２３の選択を指示しＤ形Ｆ／Ｆ回路
２８およびＰ−８変換回路２９を介して端末へ低速での
シリアルデータ送出を制御する。最初のワード送出で３
．９μｓかかる間にメモリ２３は一つのバーストデータ
３２ワード分を３．９μｓで記憶するので、−ワード分
の予畜レジスタ２６をもてば、次のワード分からはメモ
リ２３から読取送出できる。従って、次の伝送フレーム
のバーストデータも連続して端末へ低速伝送可能である
。

上記実施例では送信部で二つ、受信部で一つの予蓄レジ
スタを備えて説明したが、高速バスおよび低速バスの伝
送符号速度によって数の増減が生じるのは勿論である。

受信部ではメモリに受信記憶中に低速バスへのデータ送
出を開始するので伝送遅延を最小にすることができる。

また４パルス時間の遅延と説明したがこの時限に限定さ
れるものではない。

〔発明の効果〕

本発明のデータ送受信回路によれば高速バスで伝送する
バーストデータの初頭のワードを記憶する所定数の子蓄
レジスタを備え、まず予蓄レジスタに記憶するデータを
出力したのちメモリに記憶するデータを取出して出力す
るように構成されるので、一つのメモリで機能を発揮で
きメモリとこの制御回路とを半減できるうえ、受信部で
は高速バスからデータを受信開始するとほぼ−ワード分
の短い遅延時間で低速バスへ送出できるという効果が得
られる。

【図面の簡単な説明】

第１図は本発明のデータ送受信回路の一実施例を示す送
信部のブロック図、第２図は第１図によるデータ送信の
一例を示すタイムチャート、第３図は本発明の一実施例
を示す受信部のブロック図、第４図は第３図によるデー
タ受信の一例を示すタイムチャート、第５図および第６
図は従来の一例を示すそれぞれ送信部および受信部のデ
ータ送受信の一例を示すタイムチャートである。 １１．２１・・・・・・マイクロプロセッサ、１２．２
２・・・・・・メそり制御回路、１３，２３・・・・・
・メモリ、１６゜第１区 高速八゛スヘ 第３図 ８５　閃 第ム凶

Claims (1)

【特許請求の範囲】
1. 高速バスの連続するタイムスロットを使用してデータ伝
   送するバーストモードのデータ伝送方式におけるデータ
   送受信回路において、バーストデータを低速バスから入
   力して高速バスへ送信する送信部が、送位を開始する以
   前に記憶したバーストデータを送信中に低速バスから受
   信するデータのワード数分を記憶する送信予蓄レジスタ
   と、この送信予蓄レジスタに記憶されたワード数分以後
   に低速バスから受信する残りのバーストデータを記憶す
   る一つの送信メモリと、まず前記送信予蓄レジスタから
   ワードを順次取出し、次いで前記送信メモリからワード
   を順次取出して高速バスへ出力する送信セレクタとを、
   またバーストデータを高速バスから受信して低速バスへ
   出力する受信部が、高速バスから受信する一つのバース
   トデータを記憶する一つの受信メモリと、この受信メモ
   リへの記憶時間中に受信したデータを低速バスへ送出す
   る受信頭初のワード部分を記憶する受信予蓄レジスタと
   、まずこの受信予蓄レジスタからワードを順次取出し、
   次いで残りのワードを前記受信メモリから取出して低速
   バスへ出力する受信セレクタとを、それぞれ有すること
   を特徴とするデータ送受信回路。