JPH01319801A - ディジタルーアナログ変換器 - Google Patents
ディジタルーアナログ変換器Info
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- JPH01319801A JPH01319801A JP63153250A JP15325088A JPH01319801A JP H01319801 A JPH01319801 A JP H01319801A JP 63153250 A JP63153250 A JP 63153250A JP 15325088 A JP15325088 A JP 15325088A JP H01319801 A JPH01319801 A JP H01319801A
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- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
Landscapes
- Control Of Electric Motors In General (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル−アナログ変換器（以下り大変換
器と称す）に関し、特に、モータの回転速度、位相等を
制御するサーボ回路等に用いられ、ディジタル誤差出力
をアナログ量に変換するＤＡ変換器に関するものである
。
器と称す）に関し、特に、モータの回転速度、位相等を
制御するサーボ回路等に用いられ、ディジタル誤差出力
をアナログ量に変換するＤＡ変換器に関するものである
。
従来の技術
ＤＡ変換器は、モータの速度サーボ回路に幹いては、例
えば、モータの実際の回転速度と基準速度との速度誤差
を表わすディジタル出力をアナログ量に変換する際に用
いられ、モータの速度、位相サーボ回路においては、例
えば、モータの実際の回転位相と基準位相との位相差す
なわち位相誤差が更に前記速度誤差に加えられ、それら
が合成された誤差を表わすディジタル出力をアナログ量
に変換する際、等に用いられる。
えば、モータの実際の回転速度と基準速度との速度誤差
を表わすディジタル出力をアナログ量に変換する際に用
いられ、モータの速度、位相サーボ回路においては、例
えば、モータの実際の回転位相と基準位相との位相差す
なわち位相誤差が更に前記速度誤差に加えられ、それら
が合成された誤差を表わすディジタル出力をアナログ量
に変換する際、等に用いられる。
一般にＤＡ変換器には、ＰＷＭ （パルス幅変調）型Ｄ
Ａ変換器と抵抗分圧型り大変換器、等がある。
Ａ変換器と抵抗分圧型り大変換器、等がある。
第６図は従来のＰＷＭ型ＤＡ変換器の構成を示すブロッ
ク図であり、第７図はその動作原理を示す波形図である
。
ク図であり、第７図はその動作原理を示す波形図である
。
すなわち、フリーランするｎビットのバイナリカウンタ
３の値とｎビット人カレレスタ１にストアされた入力デ
ィジタルデータとをｎビットディジタルコンパレータ２
で大小比較すると、このコンパレータ２の出力には、入
力ディジタルデータに対応したパルス幅のパルスが出力
される。これ１ＬＰＦ（低域フィルタ）４で平滑するこ
とにより、ディジタル−アナログ変換（以下、ＤＡ変換
と称す）出力を得るものである。
３の値とｎビット人カレレスタ１にストアされた入力デ
ィジタルデータとをｎビットディジタルコンパレータ２
で大小比較すると、このコンパレータ２の出力には、入
力ディジタルデータに対応したパルス幅のパルスが出力
される。これ１ＬＰＦ（低域フィルタ）４で平滑するこ
とにより、ディジタル−アナログ変換（以下、ＤＡ変換
と称す）出力を得るものである。
第８図は従来の抵抗分圧型り大変換器の構成を示すブロ
ック図である。これは、２ 個の抵抗Ｒを直列に接続し
、各抵抗接点に接続された２ 個のスイッチ素子６を設
け、ｎビットのディジタル入力データに対応した１個の
スイッチを選択し閉じることにより、入力ディジタルデ
ータに対応したアナログ出力を得るものである。
ック図である。これは、２ 個の抵抗Ｒを直列に接続し
、各抵抗接点に接続された２ 個のスイッチ素子６を設
け、ｎビットのディジタル入力データに対応した１個の
スイッチを選択し閉じることにより、入力ディジタルデ
ータに対応したアナログ出力を得るものである。
第９図は、第８図、第８図に示した従来の０人変換器に
おける、入力ディジタルデータとアナログ出力との関係
を示す図である。前記従来の０人変換器は、第９図に示
すように、入力ディジタルデータの全範囲において、入
力ディジタルデータの大きさに比例したアナログ出力に
変換する。すなわち、Ｄム変換ゲインＫｄａは、全ての
入力ディジタルデータに対して一定の大きさである。
おける、入力ディジタルデータとアナログ出力との関係
を示す図である。前記従来の０人変換器は、第９図に示
すように、入力ディジタルデータの全範囲において、入
力ディジタルデータの大きさに比例したアナログ出力に
変換する。すなわち、Ｄム変換ゲインＫｄａは、全ての
入力ディジタルデータに対して一定の大きさである。
一般に、サーボ回路においては、ループゲインを大きく
すると、その閉ループ周波数特性が高くなり、応答性が
良くなる。よって、サーボ回路において、サーボロック
時の安定性を損なわず、サーボ系の連応性を良くするた
めには、サーボがロックしていない時のループゲインを
、サーボロック時のループゲインよりも大きく設計する
必要がある（ここで、サーボがロックしているというの
は、サーボ回路において、制御したい制御量が基準値近
傍で安定していることを言う）。
すると、その閉ループ周波数特性が高くなり、応答性が
良くなる。よって、サーボ回路において、サーボロック
時の安定性を損なわず、サーボ系の連応性を良くするた
めには、サーボがロックしていない時のループゲインを
、サーボロック時のループゲインよりも大きく設計する
必要がある（ここで、サーボがロックしているというの
は、サーボ回路において、制御したい制御量が基準値近
傍で安定していることを言う）。
発明が解決しようとする課題
ところが、前記した従来の０人変換器は、入力ディジタ
ルデータ全てに対して一定の９人変換ゲイン分有するも
のであるから、サーボ回路中で、ディジタル誤差出力を
アナログ量に変換するＤＡ変換器として用いた場合、サ
ーボ系の連応性を悪化させはしないが、速応化に寄与し
ていないという課題を有していた。
ルデータ全てに対して一定の９人変換ゲイン分有するも
のであるから、サーボ回路中で、ディジタル誤差出力を
アナログ量に変換するＤＡ変換器として用いた場合、サ
ーボ系の連応性を悪化させはしないが、速応化に寄与し
ていないという課題を有していた。
本発明はかかる点に鑑み、ＤＡ変換器を、特にサーボ回
路中で、ディジタル誤差出力をアナログ量に変換する０
人変換器として用いた場合、サーボ系の連応性を良くす
る０人変換器を提供することを目的とする。
路中で、ディジタル誤差出力をアナログ量に変換する０
人変換器として用いた場合、サーボ系の連応性を良くす
る０人変換器を提供することを目的とする。
課題を解決するための手段
本発明は、サーボ回路中に用いられ、ディジタル誤差出
力をアナログ量に変換するＤＡ変換器であって、サーボ
ロック時のディジタル誤差出力範囲外のディジタル誤差
出力に対しての０人変換ゲインを、サーボロック時のデ
ィジタル誤差出力範囲内のディジタル誤差出力に対して
ＯＤＡ変換ゲインよりも大きくした構成となっている。
力をアナログ量に変換するＤＡ変換器であって、サーボ
ロック時のディジタル誤差出力範囲外のディジタル誤差
出力に対しての０人変換ゲインを、サーボロック時のデ
ィジタル誤差出力範囲内のディジタル誤差出力に対して
ＯＤＡ変換ゲインよりも大きくした構成となっている。
作用
本発明の０人変換器は、前記した構成により、サーボ回
路中で、ディジタル誤差出力をアナログ量に変換するＤ
Ａ変換器として用いた場合、サーボがロックしていない
時のサーボ系のループゲインを、サーボロック時のルー
プゲインよりも大きくするものであるから、サーボ系の
連応性が増す。
路中で、ディジタル誤差出力をアナログ量に変換するＤ
Ａ変換器として用いた場合、サーボがロックしていない
時のサーボ系のループゲインを、サーボロック時のルー
プゲインよりも大きくするものであるから、サーボ系の
連応性が増す。
実施例
第１図は本発明による０人変換器の第１の実施例の構成
を示すものである。
を示すものである。
第１図において、６はｎビットのデコーダであり、ｎビ
ットの入力ディジタルデータをデコードする。Ｍａｃ
（一定の大きさの直流電源）とＧＮＤとの間には、２Ｒ
個の抵抗が直列に接続されている。これら２Ｒ個のうち
、ＶＣＣ側からに個及びＧＮＤ側からに個の計２に個の
抵抗の大きさは２Ｒであり、この２に個を除＜（２ｎ−
２ｋ）個の抵抗の大きさはＲである。８は各抵抗接点に
接続された２Ｒ個のスイッチ素子である。了は電圧フォ
ロワー回路である。
ットの入力ディジタルデータをデコードする。Ｍａｃ
（一定の大きさの直流電源）とＧＮＤとの間には、２Ｒ
個の抵抗が直列に接続されている。これら２Ｒ個のうち
、ＶＣＣ側からに個及びＧＮＤ側からに個の計２に個の
抵抗の大きさは２Ｒであり、この２に個を除＜（２ｎ−
２ｋ）個の抵抗の大きさはＲである。８は各抵抗接点に
接続された２Ｒ個のスイッチ素子である。了は電圧フォ
ロワー回路である。
以上のように構成された本実施例の０人変換器において
、各抵抗ノード間に接続された２ 個のスイッチ素子群
８のうち、ｎビットの入力ディジタルデータに対応した
１個のスイッチ素子を選択し閉じることにより、入力デ
ィジタルデータＸに応じて、第２図の関係となるような
アナログ出力Ｖが得られる。
、各抵抗ノード間に接続された２ 個のスイッチ素子群
８のうち、ｎビットの入力ディジタルデータに対応した
１個のスイッチ素子を選択し閉じることにより、入力デ
ィジタルデータＸに応じて、第２図の関係となるような
アナログ出力Ｖが得られる。
すなわち、ｙ、、 −ＧＮＤ間には、２Ｒなる抵抗が２
に個、Ｒなる抵抗が（２ｎ−２ｋ ）個、直列に接続さ
れているから、各抵抗に流れる電流ＩＯは、となる。そ
して、この工。を用いると、第２図の（ａ）の範囲、す
なわち入力ディジタルデータＸが０≦ｘ（ｋの範囲では
、Ｄ人変換ゲインＫｄａ （＝ −）は、 ｘ Ｋｄａ ＝ ２Ｒ−Ｉｏ ・用用−用−（
２）ｘ となり、同図（ｂ）の範囲、すなわち前記Ｘかに≦Ｘ〈
２°−にの範囲では、前記Ｋｄａは、Ｋｄａ ＝ −＝
Ｒ・工。 ・・・・・・・・・・・ （３）ｘ となり、同図（Ｃ）の範囲、すなわち前記Ｘが２ｎ −
ｋ＜＝Ｘ＜２ｎノ１ｌｉｉ）囲’ｔ’ハ、Ｒ記Ｋｄａｉ
ｄ、Ｋ Ｑ ａ ＝ −＝ ２ Ｒ・工０ ・・用山・
・・・ （４）ｘ となる。
に個、Ｒなる抵抗が（２ｎ−２ｋ ）個、直列に接続さ
れているから、各抵抗に流れる電流ＩＯは、となる。そ
して、この工。を用いると、第２図の（ａ）の範囲、す
なわち入力ディジタルデータＸが０≦ｘ（ｋの範囲では
、Ｄ人変換ゲインＫｄａ （＝ −）は、 ｘ Ｋｄａ ＝ ２Ｒ−Ｉｏ ・用用−用−（
２）ｘ となり、同図（ｂ）の範囲、すなわち前記Ｘかに≦Ｘ〈
２°−にの範囲では、前記Ｋｄａは、Ｋｄａ ＝ −＝
Ｒ・工。 ・・・・・・・・・・・ （３）ｘ となり、同図（Ｃ）の範囲、すなわち前記Ｘが２ｎ −
ｋ＜＝Ｘ＜２ｎノ１ｌｉｉ）囲’ｔ’ハ、Ｒ記Ｋｄａｉ
ｄ、Ｋ Ｑ ａ ＝ −＝ ２ Ｒ・工０ ・・用山・
・・・ （４）ｘ となる。
入力ディジタルデータが（ｂ）の範囲外（（２Ｌ）もし
くは（０の範囲内）の時のＤＡ変換ゲインＫｄａは、入
力ディジタルデータが（ｂ）の範囲内の時のＤＡ変換ゲ
インＫｄａの２倍となり、大きくなっている。
くは（０の範囲内）の時のＤＡ変換ゲインＫｄａは、入
力ディジタルデータが（ｂ）の範囲内の時のＤＡ変換ゲ
インＫｄａの２倍となり、大きくなっている。
よって本実施例のＤＡ変換器を、サーボ回路中で、ディ
ジタル誤差出力をアナログ量に変換する０人変換器とし
て用い、サーボロック時のディジタル誤差出力が前記（
ｂ）の範囲内におさ捷るようにすれば、サーボがロック
していない時のサーボ系のループゲインは、サーボロッ
ク時のループゲインの２倍の大きさとなり、サーボ系の
連応性が増す。
ジタル誤差出力をアナログ量に変換する０人変換器とし
て用い、サーボロック時のディジタル誤差出力が前記（
ｂ）の範囲内におさ捷るようにすれば、サーボがロック
していない時のサーボ系のループゲインは、サーボロッ
ク時のループゲインの２倍の大きさとなり、サーボ系の
連応性が増す。
第３図は本発明による０人変換器の第２の実施例の構成
図である。本実施例ＯＤＡ変換器も前記第１の実施例と
同様に、サーボ回路中で、ディジタル誤差出力をアナロ
グ量に変換するＤＡ変換器として用いるものである。
図である。本実施例ＯＤＡ変換器も前記第１の実施例と
同様に、サーボ回路中で、ディジタル誤差出力をアナロ
グ量に変換するＤＡ変換器として用いるものである。
第３図において、１はｎビット入力レジスタであり、ｎ
ビットの入力ディジタルデータをストアする。２はｎビ
ットディジタルコンバレータテアリ、ｎビット入力レジ
スタ１の出方とｎビットバイナリカウンタ３の出力とを
大小比較し、ｎビット入力レジスタ１の出力の方が大き
い時、「ハイ」レベルを、ｎビットバイナリカウンタ３
の出力の方が大きい時、「ロー」レベルを出力する。３
はｎビットバイナリカウンタであって、端子３１に入力
されるクロックパルスをカウントするフリーランのカウ
ンタである。４はＬＰＦ （低域フィルタ）であり、ｎ
ビットコンパレータ２の出力（ＰＷＭ出力）を平滑する
。９はデータ判別回路であって、前記ｎビットバイナリ
カウンタ３の出カイ直Ｎか に≦Ｎ＜２ −ｋ ・・・・・・・・・・ （
５）であるか否かを判別し、（５）式を満たす時「ハイ
」レベルを、（５）式を満たさない時「ロー」レベノＣ
を出力する。１Ｑはクロックパルス切換スイッチで、デ
ータ判別回路９の出力が「ノ・イ」レベルの時、端子１
０１側に、データ判別回路９の出力が「ロー」レベルの
時、端子１０２側に接続される。１１はＡ分周回路であ
って、周波数ｆｃＫなるパルスをＩＡ分周する。
ビットの入力ディジタルデータをストアする。２はｎビ
ットディジタルコンバレータテアリ、ｎビット入力レジ
スタ１の出方とｎビットバイナリカウンタ３の出力とを
大小比較し、ｎビット入力レジスタ１の出力の方が大き
い時、「ハイ」レベルを、ｎビットバイナリカウンタ３
の出力の方が大きい時、「ロー」レベルを出力する。３
はｎビットバイナリカウンタであって、端子３１に入力
されるクロックパルスをカウントするフリーランのカウ
ンタである。４はＬＰＦ （低域フィルタ）であり、ｎ
ビットコンパレータ２の出力（ＰＷＭ出力）を平滑する
。９はデータ判別回路であって、前記ｎビットバイナリ
カウンタ３の出カイ直Ｎか に≦Ｎ＜２ −ｋ ・・・・・・・・・・ （
５）であるか否かを判別し、（５）式を満たす時「ハイ
」レベルを、（５）式を満たさない時「ロー」レベノＣ
を出力する。１Ｑはクロックパルス切換スイッチで、デ
ータ判別回路９の出力が「ノ・イ」レベルの時、端子１
０１側に、データ判別回路９の出力が「ロー」レベルの
時、端子１０２側に接続される。１１はＡ分周回路であ
って、周波数ｆｃＫなるパルスをＩＡ分周する。
第４図は以上の様に溝成された本実施例のＤＡ変換器の
動作波形図である。
動作波形図である。
バイナリカウンタ３は’ＣＫ／２なるクロックで０から
ｋまでカウントアツプし、ｋかう２ −に寸ではｆＣＫ
なるクロックでカウントアツプし、２ −ｋから２ −
１−４では再びｆＣＫ／２なるクロツタでカウントアツ
プするという動作を繰返す。
ｋまでカウントアツプし、ｋかう２ −に寸ではｆＣＫ
なるクロックでカウントアツプし、２ −ｋから２ −
１−４では再びｆＣＫ／２なるクロツタでカウントアツ
プするという動作を繰返す。
このバイナリカウンタ３の値と、ｎビット入力レジスタ
にストアされた入力ディジタルデータとをｎビットディ
ジタルコンパレータ２で大小比較すると、このコンパレ
ータ２の出力には、入力ディジタルデータＸに応じて、
第５図の関係となるようなパルス幅Ｗの出力（ＰＷＭ出
力）が得られる。
にストアされた入力ディジタルデータとをｎビットディ
ジタルコンパレータ２で大小比較すると、このコンパレ
ータ２の出力には、入力ディジタルデータＸに応じて、
第５図の関係となるようなパルス幅Ｗの出力（ＰＷＭ出
力）が得られる。
これをＬＰＦ４で平滑することによりＤＡ変換出力を得
る。
る。
第５図より、（ａ）の範囲、すなわち入力ディジタルデ
ータＸが０≦ｘ （ｋの範囲では、となり、同図（ｂ）
の範囲、すなわち前記Ｘかに≦ｘ（２−にの範囲では となり、同図（Ｃ）の範囲、すなわち前記Ｘが２ｎ−に
≦ｘ（２”の範囲では となる。
ータＸが０≦ｘ （ｋの範囲では、となり、同図（ｂ）
の範囲、すなわち前記Ｘかに≦ｘ（２−にの範囲では となり、同図（Ｃ）の範囲、すなわち前記Ｘが２ｎ−に
≦ｘ（２”の範囲では となる。
ＰＷＭ型り大変換器のＤ人変換ゲインＫｄａ ｔ’！：
Ｗ ｒｘに比例した大きさとなるから、本実流側ＯＤＡ変換
器においても、入力ディジタルデータが（ｂ）の範囲外
（（ａ）もしくは（Ｃ）の範囲内）の時のＤＡ変換ゲイ
ンＫｄａは、入力ディジタルデータが（′ｂ）の範囲内
の時ＯＤＡ変換ゲインＫｄ＆の２倍となり、大きくなっ
ている。
Ｗ ｒｘに比例した大きさとなるから、本実流側ＯＤＡ変換
器においても、入力ディジタルデータが（ｂ）の範囲外
（（ａ）もしくは（Ｃ）の範囲内）の時のＤＡ変換ゲイ
ンＫｄａは、入力ディジタルデータが（′ｂ）の範囲内
の時ＯＤＡ変換ゲインＫｄ＆の２倍となり、大きくなっ
ている。
よって本実流側ＯＤＡ変換器を、サーボ回路中で、ディ
ジタル誤差出力をアナログ量に変換する０人変換器とし
て用い、サーボロック時のディジタル誤差出力が第５図
の（ｂ）の範囲内におさまるようにすれば、サーボがロ
ックしていない時のサーボ系のループゲインは、サーボ
ロック時のループゲインの２倍の大きさとなり、サーボ
系の連応性が増す。
ジタル誤差出力をアナログ量に変換する０人変換器とし
て用い、サーボロック時のディジタル誤差出力が第５図
の（ｂ）の範囲内におさまるようにすれば、サーボがロ
ックしていない時のサーボ系のループゲインは、サーボ
ロック時のループゲインの２倍の大きさとなり、サーボ
系の連応性が増す。
なお、第１の実施例において、ＶＣＣ側からに個及びＧ
ＮＤ側からに個の計２に個の抵抗の大きさを２Ｒとした
が、同２に個の抵抗の大きさを一般にＲ’ （但し、Ｒ
’）Ｒ）としても、入力ディジタルデータが第２図の（
ｂ）の範囲外（（ｆＬ＞もしくは（Ｃ）の範囲内）の時
のＤＡ変換ゲインは、入力ディジタルＲ′ データが（ｂ）の範囲内の時のＤＡ変換ゲインの１倍と
なり、大きくなるから、第１の実施例と同様の効果を奏
する。
ＮＤ側からに個の計２に個の抵抗の大きさを２Ｒとした
が、同２に個の抵抗の大きさを一般にＲ’ （但し、Ｒ
’）Ｒ）としても、入力ディジタルデータが第２図の（
ｂ）の範囲外（（ｆＬ＞もしくは（Ｃ）の範囲内）の時
のＤＡ変換ゲインは、入力ディジタルＲ′ データが（ｂ）の範囲内の時のＤＡ変換ゲインの１倍と
なり、大きくなるから、第１の実施例と同様の効果を奏
する。
また、第２の実施例において、入力ディジタルデータが
＠５図の（ｂ）の範囲外（（ａ）もしくは（Ｃ）の範囲
）の時のバイナリカウンタ３のクロック周波数を、入力
ディジタルデータが（ｂ）の範囲内の時のタロツク周波
数の捧としたが、入力ディジタルデータが第５図の（′
ｂ）の範囲外（（ａ）もしくは（Ｃ）の範囲内）の時の
バイナリカウンタ３のクロック周波数を、入力ディジタ
ルデータが（ｂ）の範囲内の時のクロック周波数よりも
低くすれば、入力ディジタルデータが（ｂ）の範囲外（
（ａ）もしくは（Ｃｔ）の範囲内）の時の０人変換ゲイ
ンは、入力ディジタルデータが（′ｂ）の範囲内の時の
０人変換ゲインよりも大きくなり、第２の実施例と同様
の効果を奏する。
＠５図の（ｂ）の範囲外（（ａ）もしくは（Ｃ）の範囲
）の時のバイナリカウンタ３のクロック周波数を、入力
ディジタルデータが（ｂ）の範囲内の時のタロツク周波
数の捧としたが、入力ディジタルデータが第５図の（′
ｂ）の範囲外（（ａ）もしくは（Ｃ）の範囲内）の時の
バイナリカウンタ３のクロック周波数を、入力ディジタ
ルデータが（ｂ）の範囲内の時のクロック周波数よりも
低くすれば、入力ディジタルデータが（ｂ）の範囲外（
（ａ）もしくは（Ｃｔ）の範囲内）の時の０人変換ゲイ
ンは、入力ディジタルデータが（′ｂ）の範囲内の時の
０人変換ゲインよりも大きくなり、第２の実施例と同様
の効果を奏する。
発明の詳細
な説明したように、本発明ＯＤＡ変換器によれば、サー
ボ回路中で、ディジタル誤差出力をアナログ量に変換す
るＤＡ変換器として用いた場合、サーボがロックしてい
ない時のサーボ系のループゲインは、サーボロック時の
ループゲインよりも大きくなり、よってサーボ系の連応
性が向上する。
ボ回路中で、ディジタル誤差出力をアナログ量に変換す
るＤＡ変換器として用いた場合、サーボがロックしてい
ない時のサーボ系のループゲインは、サーボロック時の
ループゲインよりも大きくなり、よってサーボ系の連応
性が向上する。
第１図は本発明の一実施例の０人変換器の°構成を示す
ブロック図、第２図は同実施例の入出力特性図、第３図
は本発明の他の実施例のＤＡ変換器のブロック図、第４
図は同実施例の動作波形図、第５図は同実施例の入出力
特性図、第６図は従来ＯＤＡ変換器のブロック図、第７
図は同従来例の動作波形図、第８図は他の従来ＯＤＡ変
換器のブロック図、第９図は従来例の入出力特性図であ
る。 １・・・・・・ｎピット人力レジスタ、２・・・・・・
ｎビットディジタルコンパレータ、３・・・・・・ｎビ
ットバイナリカウンタ、４・山−Ｌ Ｐ Ｆ 、 ｓ−
・−ｎビットデコーダ、７・・・・・・電圧フォロワー
回路、８・・山・スイッチ素子群、９・・・・・・デー
タ判別回路、１ｏ・・・・・・クロックパルス切換スイ
ッチ、１１・・・・・１％、分周回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図
’７−８万都々ロワー記ヱく篤 ２ 因 〜ｂ 【 介 １ 区 第５図
ブロック図、第２図は同実施例の入出力特性図、第３図
は本発明の他の実施例のＤＡ変換器のブロック図、第４
図は同実施例の動作波形図、第５図は同実施例の入出力
特性図、第６図は従来ＯＤＡ変換器のブロック図、第７
図は同従来例の動作波形図、第８図は他の従来ＯＤＡ変
換器のブロック図、第９図は従来例の入出力特性図であ
る。 １・・・・・・ｎピット人力レジスタ、２・・・・・・
ｎビットディジタルコンパレータ、３・・・・・・ｎビ
ットバイナリカウンタ、４・山−Ｌ Ｐ Ｆ 、 ｓ−
・−ｎビットデコーダ、７・・・・・・電圧フォロワー
回路、８・・山・スイッチ素子群、９・・・・・・デー
タ判別回路、１ｏ・・・・・・クロックパルス切換スイ
ッチ、１１・・・・・１％、分周回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図
’７−８万都々ロワー記ヱく篤 ２ 因 〜ｂ 【 介 １ 区 第５図
Claims (1)
- サーボ回路中に用いられ、ディジタル誤差出力をアナロ
グ量に変換するディジタル−アナログ変換器であって、
サーボロック時のディジタル誤差出力範囲外のディジタ
ル誤差出力に対してのディジタル−アナログ変換ゲイン
を、サーボロック時のディジタル誤差出力範囲内のディ
ジタル誤差出力に対してのディジタル−アナログ変換ゲ
インよりも大きくしたことを特徴とするディジタル−ア
ナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153250A JPH01319801A (ja) | 1988-06-21 | 1988-06-21 | ディジタルーアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153250A JPH01319801A (ja) | 1988-06-21 | 1988-06-21 | ディジタルーアナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01319801A true JPH01319801A (ja) | 1989-12-26 |
Family
ID=15558350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153250A Pending JPH01319801A (ja) | 1988-06-21 | 1988-06-21 | ディジタルーアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01319801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886491A (en) * | 1995-09-29 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Position control unit for electric motor |
-
1988
- 1988-06-21 JP JP63153250A patent/JPH01319801A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886491A (en) * | 1995-09-29 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Position control unit for electric motor |
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