JPH01315851A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖血欠１ 本発明はキャッシュメモリ制御方式に関し、特に無効処
理リクエスト時のキャッシュメモリ制御方式に関する。

良嵐肱韮 従来のキャッシュメモリの制御方式では、キャッシュメ
モリのディレクトリ部においてブロックアドレスとこの
ブロックアドレスに対する１ビツトの有効ビットをデー
タ部に対応して登録するようになっている。

一方、マルチプロセッサ形態の情報処理装置では、他系
プロセッサが主記憶装置に対して書込みを行ったとき、
主記憶装置の内容と自系プロセッサのキャッシュメモリ
装置の内容とを一致させる必要がある。そこで、キャッ
シュメモリ装置のディレクトリ部に対して、当該他系プ
ロセッサの書込みアドレスの存在の有無を確認し、存在
する場合には、この書込みアドレスを含むブロックアド
レスの対応有効ビットを無効とすることにより、自系プ
ロセッサのキャッシュメモリ装置へ書込みアドレスを反
映させるようにしている。

この様な従来のキャッシュメモリ制御方式では、有効ビ
ットをブロック単位で保持しており、各ブロックの有効
性を該ブロック単位で管理しているので、他プロセツサ
が主記憶装置に対して書込みを行ったとき、書込みアド
レスを自プロセッサのキャッシュメモリ装置に反映させ
るため、書込みアドレスを含むブロック全体を無効にし
てしまい、キャッシュメモリ装置のヒツト率が低下する
という欠点がある。

九肌曵旦工 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、ブ
ロックの構成要素であるワード単位にその有効性を管理
するようにして、キャツシュヒツト率の向上を図ったキ
ャッシュメモリ制御方式を提供することにある。

九肌立璽痙 本発明によれば、主記憶装置内のデータの写しを予め定
められた複数ワードからなるブロック単位で保持するキ
ャッシュメモリの制御方式であって、前記ブロックの各
ワード対応に設けられた有効ビットと、外部からのリク
エストに応答してこのリクエスト対象のワード毎のヒツ
ト状態を判定する手段とを設け、無効処理リクエストに
応答してこのリクエストがヒツト状態と判定されたとき
、このブロックアドレス内のリクエスト対象のワードに
対応する有効ビットを無効とすることを特徴とするキャ
ッシュメモリ制御方式が得られる。

Ｋ１月 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

尚、ここでは、１セツトのセットアソシアティブキャッ
シュについて説明し、１ブロツクは４ワードであるとす
る。先ず、上位装置からのリードリクエストに関する動
作について説明する。

リードリクエストは信号線を通じてセレクタ１８により
選択されてアドレスレジスタ（＾ＡＲ）　１に格納され
、リードアドレスは信号線６０を通して制御レジスタ（
ＲＲＱＦ）　１０に格納される。リードリクエストが制
御レジスタ１０に格納されると、アドレスアレイ（ＡＡ
）３はアドレスレジスタ１の出力の一部５５によりアド
レッシングされ、アドレスアレイ３の出力６６とアドレ
スレジスタ１の出力の別の出力５３とが比較器４により
比較される。

アドレスレジスタ１の下位２ビツトは信号線５６を通じ
てデコーダ（ＷＲＤＥＣ）　２に入力され、これにより
各出力がブロック内のワード位置を表わす様にデコード
される。こめ場合は２ビツトが４本になる。アドレスア
レイ３のＶＯ，Ｖｌ、Ｖ２゜ｖ３の各部はブロック内の
各ワードの有効性を表示しており、ゲート群１７により
アドレスレジスタ１に保持されているアドレスのブロッ
ク内のワードに対するＶＯからｖ３においてその有効性
が比較される。

アドレスレジスタ１によるアドレスアレイ３のアクセス
の結果がヒツトレジスタ（＾ＩＩＲ）　９に格納される
。このレジスタ９の格納値が１°゛の場合、キャツシュ
ヒツト（キャッシュ記憶内に要求されたデータが存在す
る）を示し、“０″の場合、キャッシュミス（キャッシ
ュ記憶内に要求されたデータが存在しない）を示す、こ
のヒツトレジスタ９の状態により次のサイクルの動作が
決定する。

キャツシュヒツトの場合には、アドレスレジスタ（＾Ｂ
Ｒ）５の一部出力７４によりデータアレイ（ＯＡ）６が
アドレッシングされる。このとき、ヒツトレジスタ９の
出力６８と制御レジスタ（ＲＲＱｌＦ）１４の出カフ０
とはアンドゲート１９にて論ＦＪｊ積がとられ、その出
カフ５の条件で、データアレイ６の出力はデータレジス
タ（ＯＣＲ”）　７に格納され、次のサイクルで要求元
へ送られる。

キャッシュミスの場合には、アドレスレジスタ５の出力
が信号線７８及びセレクタ１８を通してアドレスレジス
タ１に格納される。ヒツトレジスタ９の出力６９は制御
レジスタ１４の出カフ０とアンドゲート２０にて論理積
がとられ、その出カフ２（登録要求）は制御レジスタ（
へ訂）１２に格納される。アドレスアレイ３はリードリ
クエストのときと同様にアドレスレジスタ１においてア
ドレッシングされるが、この場合には、アドレスアレイ
３のＡＡ（アドレスアレイ）部には信号線５３によるア
ドレスアレイ１の上位が書込まれる。

制御レジスタ（ＡＩ４Ｆ　）　１２の出力６４はセレク
タ（ＶＤＸ　）　８の出カフ７が“１”になるように制
御し、■０からｖ３は全て“１”になるように書込まれ
る。

次に主記憶装置から送られてくる他プロセツサが主記憶
装置へ対して行った書込みアドレスの無効処理について
説明する。アドレスは信号線５１を通じてセレクタ１８
により選択されてアドレスレジスタ１に格納される。同
時に無効処理リクエストは信号線６１を通じて制御レジ
スタ（ＦＲＱＦ）１１に格納される。無効処理リクエス
トが制御レジスタ１１に格納されると、アドレスアレイ
３はアドレスレジスタ１の出力５５によりアドレッシン
グされ、アドレスアレイ３の出力６６とアドレスレジス
タ１の出力５３とが比較器４により比較される。

アドレスレジスタ１の下位２ビツトは信号線５６を通じ
てデコーダ２に入力され、これにより各出力がブロック
内のワード位置を表わす様デコードされる。その後、ゲ
ート群１７によりアドレスレジスタ１に保持されている
ブロック内のワードに対する■０からＶｌにおいてその
有効性が比較される。アドレスレジスタ１によるアドレ
スアレイ３のアクセスの結果がヒツトレジスタ９に格納
される。格納された値が“０”の場合は以後通常の動作
に戻る。格納された値が“１”の場合は以下の動作を行
う。

アドレスレジスタ５の出力が信号線７８によりセレクタ
１８を通してアドレスレジスタ１に格納される。ヒツト
レジスタ９の出力６９は制御レジスタ（ＦＲＱＩＦ　）
　１５の出カフ１とアンドゲート２１により論理積がと
られ、その出カフ３（無効要求）は制御レジスタ（ＦＶ
Ｆ）１３に格納される。

アドレスアレイ３はアドレスレジスタ１によりアドレッ
シングされる。デコーダ２はどの有効ビットを無効にす
るか指示し、ゲート群１６でこれが判定される。同時に
、制御レジスタ（ＦＶＦ　）　１５はセレクタ８の出力
が“０″になるように制御し、ゲート群１６で判定され
た有効ビットｖＯからＶ３までの該当する有効ビットを
“０”になるように書換えるのである。

九匪立羞】 以上説明したように、本発明によれば、キャッシュメモ
リのブロック内の予め定められた大きさの部分要素に対
する有効ビットを、ブロックの各々に対して設けておき
、他プロセツサが主記憶装置に対して書込みを行った際
、自プロセッサのキャッシュメモリ装置に反映させるた
め、対応する部分要素の有効ビットを無効と表示するよ
う設定することにより、ブロック全体を無効にしなくと
も、ブロックの部分要素のみを無効にするようにしてい
るので、キャッシュメモリのヒツト率向上につながると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図である。 主要部分の符号の説明 １．５・・・・・・アドレスレジスタ ２・・・・・・デコーダ ３・・・・・・アドレスアレイ ４・・・・・・比較器 ６・・・・・・データアレイ ｖＯ〜■３・・・・・・有効ビット 出願人　日本電気株式会社（外１名

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置内のデータの写しを予め定められた複
   数ワードからなるブロック単位で保持するキャッシュメ
   モリの制御方式であって、前記ブロックの各ワード対応
   に設けられた有効ビットと、外部からのリクエストに応
   答してこのリクエスト対象のワード毎のヒット状態を判
   定する手段とを設け、無効処理リクエストに応答してこ
   のリクエストがヒット状態と判定されたとき、このブロ
   ックアドレス内のリクエスト対象のワードに対応する有
   効ビットを無効とすることを特徴とするキャッシュメモ
   リ制御方式。