JPH01311356A - ダイレクトメモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリを内蔵する半導体チップ（以下、単にチ
ップという）間でメモリのデータを直接転送するダイレ
クトメモリアクセス方式に関し、特に第１のチップに内
蔵されたメモリのアドレス０から順番にデータを第２の
チップに内蔵されたメモリに転送するダイレクトメモリ
アクセス方式に関する。

〔従来の技術〕

第３図は、従来のダイレクトメモリアクセス方式の一例
を示すブロック図である。このダイレクトメモリアクセ
ス方式は、第１のチップ３“０”　と、第２のチップ３
０２とから構成されていて、第２のチップ３０２は、さ
らにレジスタ３０９と、遅延回路３１３　と、カウンタ
３１７　と、メモリ３２１　とを含んで構成されている
。

第１のチップ３“０”は、クロック出力ピン３０４に内
部のクロックを出力し、データ転送を開始するときにデ
ータ転送開始信号出力ピン３０５をクロックの立上りに
同期して論理値で“１”から“Ｏ。

に変化させ、次のクロック立上りに同期してデータ出力
ピン３０３にデータを出力し、以後クロックの立上りご
とにデータを次のメモリアドレスのデータに更新する。

第２のチップ３０２は、クロック入力ピン３０７からク
ロックを取り込み、データ入力ピン３０６からデータを
取り込み、データ転送開始信号入力ピン３０８からデー
タ転送開始信号を取り込み、内部に供給する。

レジスタ３０９は、クロック入力端子３１１のクロック
の立上りに同期して入力端子３１０の人力データを取り
込んで出力端子３１２に出力する。

遅延回路３１３は、クロック入力端子３１５のクロック
の立上りに同期して入力端子３１４の入力信号を取り込
み、次のクロックの立上りに同期して出力端子３１６に
出力する。

カウンタ３１７は、リセット端子３１８が論理値で“１
”のときにはカウント値“０”を出力し、リセット端子
３１８が論理値で“０”のときにはクロック入力端子３
１９のクロックの立上りでカウントアツプして出力端子
３２０にカウント値を出力する。

第１のチップ３“０”　と第２のチップ３０２とは、第
１のチップ３“０”のデータ出力ピン３０３を第２のチ
ップ３０２のデータ入力ピン３０６に接続し、第１のチ
ップ３“０”のクロック出力ピン３０４を第２のチップ
３０２のクロック入力ピン３０７に接続し、第１のチッ
プ３“０”のデータ転送開始信号出力ピン３０５を第２
のチップ３０２のデータ転送開始信号人力ピン３０８に
接続する。

第２のチップ３０２の内部では、レジスタ３０９の入力
端子３１０がデータ入力ピン３０６に、クロック入力端
子３１１がクロック人力ピン３０７に接続され、遅延回
路３１３の入力端子３１４がデータ転送開始信号入力ピ
ン３０８に、クロック入力端子３１５がクロック入力ピ
ン３０７に接続され、カウンタ３１７のリセット端子３
１８が遅延回路３１３の出力端子３１６に、クロック入
力端子３１９がクロック入力ビン３０７に接続され、メ
モリ３２１のデータ入力端子３２２がレジスタ３０９の
出力端子３１２に、アドレス入力端子３２３がカウンタ
３１７の出力端子３２０に接続されている。

第４回は、第１のチップ３“０”のクロック出力ビン３
０４の出力信号波形（Ａ＞と、第１のチップ３“０”の
データ転送開始信号出力ピン３０５の出力信号波形（Ｂ
）と、第１のチップ３“０”のデータ出力ピン３０３の
出力データ波形（Ｃ）と、第２のチップ３０２のレジス
タ３０９の出力端子３１２の出力データ波形（Ｄ）と、
遅延回路３１３の出力端子３１６の出力信号波形（Ｅ）
と、カウンタ３１７の出力端子３２０の出力信号波形（
Ｆ）とをそれぞれ示す。

このような従来のダイレクトメモリアクセス方式では、
第１のチップ３“０”がデータ転送開始を知らせるため
にデータ転送開始信号出力ビン３０５を第１のチップ３
“０”のクロック（第４図（Ａ）参照）の立上りに同期
して内部遅延の後に時刻１．で“ｌ”から“０”に変化
させ（第４図（Ｂ）参照）、次の第１のチップ３“０”
のクロックの立上りに同期して内部遅延の後に時刻ｔ２
でデータ４“０”を出力しく第４図（Ｃ）参照）、以後
、クロックの立上りに同期して時刻ｔ３＋　　”４＋　
　ｔ、およびｔ６で出力データを更新する。

第２のチップ３０２の内部では、レジスタ３０９が時刻
ｔ３でデータ４“０”を取り込み（第４図（Ｄ）参照）
、以後、時刻１．．１．およびｔ６で出力データを変化
させる。遅延回路３１３の出力端子３１６は、時刻ｔ３
で°１”から“０”に変化しく第４図（Ｅ）参照）、そ
の信号をリセット信号とするカウンタ３１７は次のクロ
ックの立上りに同期して時刻ｔ、でカウントアツプして
出力を変化させる（第４図（Ｆ）参照）。時刻ｊＪ　＋
　　ｔ、および（６でレジスタ９の出力データが変化す
るので、時刻ｔ３にメモリ３２１のアドレス入力端子３
２３が“０”でデータ入力端子３２２がデータ４“０”
　となり、時刻ｔ４でメモリ３２１のアドレス入力端子
３２３が“１”でデータ入力端子３２２がデータ４０２
となる。

以後、第１のチップ３“０”のクロックの周期ごとにメ
モリ３２１のアドレス入力端子３２３とデータ入力端子
３２２とが更新される。

〔発明が解決しようとする課題〕

上述した従来のダイレクトメモリアクセス方式は、デー
タを転送する側のチップが１度データの転送を開始する
と、データを転送される側のチップ内部のカウンタがデ
ータを転送する側のチップのクロックに同期してカウン
トアンプしていくので、データを転送する側のチップは
クロックの周期で常にデータを更新してやらなければな
らないという欠点がある。

本発明の目的は、上述の点に漏み、メモリを内蔵する半
導体子ノ１間でメモリのデータを直接転送する際に転送
データを更新したことを知らせる信号ピントを１ビット
付加してデータを転送することにより、データを転送す
る側のチップはクロックの周期以上の間隔でデータの転
送を行うことができるダイレクトメモリアクセス方式を
提供することにある。

〔課題を解決するための手段〕

本発明のダイレクトメモリアクセス方式は、メモリを内
蔵する第１および第２の半導体チップ間で第１の半導体
チップのメモリから第２の半導体子ノブのメモリにデー
タを直接転送するダイレクトメモリアクセス方式におい
て、クロックおよびデータ転送開始信号を出力しデータ
が更新されるたびに反転する夏ビットのデータ更新信号
を付加したデータをクロックの立上りに同期してクロッ
クの周期以上の間隔で出力する前記第１の半導体チップ
と、前記クロックの立上りに同期して前記データを取り
込んで出力する第１のレジスタと、前記クロックの立上
りに同期して前記第１のレジスタからのデータを取り込
んで出力する第２のレジスタと、前記第１のレジスタの
データ更新信号ビットと前記第２のレジスタのデータ更
新信号ビットとの排他的論理和を出力する排他的論理和
回路と、この排他的論理和回路の出力が論理値で“１”
のときに前記クロックの立上りに同期して前記第２のレ
ジスタからのデータを取り込んで出力するデータ取込み
信号端子付レジスタと、前記クロックの立上りに同期し
て前記データ転送開始信号を取り込み次の３回目のクロ
ックの立上りに同期して出力する遅延回路と、この遅延
回路の出力が論理値で“０”のときにはカウント値“Ｏ
”を出力し前記遅延回路の出力が論理値で“１”のとき
には前記排他的論理和回路の出力が論理値で“１″のと
きにだけカウントアツプしてカウント値を出力するカウ
ンタとを含む前記第２の半導体チップとを有する。

〔作用〕

本発明のダイレクトメモリアクセス方式では、第１の半
導体チップがクロックおよびデータ転送開始信号を出力
しデータが更新されるたびに反転する１ビットのデータ
更新信号を付加したデータをクロックの立上りに同期し
てクロックの周期以上の間隔で出力し、第１の半導体チ
ップの第１のレジスタがクロックの立上りに同期してデ
ータを取り込んで出力し、第２のレジスタがクロックの
立上りに同期して第１のレジスタからのデータを取り込
んで出力し、排他的論理和回路が第１のレジスタのデー
タ更新信号ビットと第２のレジスタのデータ更新信号ビ
ットとの排他的論理和を出力し、データ取込み信号端子
付レジスタが排他的論理和回路の出力が論理値で“１”
のときにクコツクの立上りに同期して第２のレジスタか
らのデータを取り込んで出力し、遅延回路がクロックの
立上りに同期してデータ転送開始信号を取り込み次の３
回目のクロックの立上りに同期して出力し、カウンタが
遅延回路の出力が論理値で“０”のときにはカウント値
“０”を出力し遅延回路の出力が論理値で“１′のとき
には排他的論理和回路の出力が論理値で“１”のときに
だけカウントアツプしてカウント値を出力する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例のダイレクトメモリアクセ
ス方式の構成を示すブロック図である。

本実施例のダイレクトメモリアクセス方式は、第１のチ
ップ１と、第２のチップ２とから構成されていて、第２
の千ツブ２は、さらに第１のレジスタ９と、第２のレジ
スタ１７と、データ取込み信号端子付レジスタ２２と、
排他的論理和回路（以下、ＥＸＯＲ回路と略記する）２
１と、遅延回路１３と、カウンタ２７と、メモリ３２と
を含んで構成されている。

第１のチップ１は、クロック出力ピン４に内部のクロッ
クを出力し、データ転送を開始するときにデータ転送開
始信号出力ピン５をクロックの立上りに同期して論理値
で“ｌ”から“Ｏｏに変化させ、データが更新されるた
びに信号が反転するｌビットのデータ更新信号を付加し
たデータをクロックの立上りに同期してクロックの周期
以上の間隔でデータ出力ピン３に出力する。

第２のチップ２は、クロック入力ピン７からクロックを
取り込み、データ入力ピン６からデータを取り込み、デ
ータ転送開始信号入力ビン８からデータ転送開始信号を
取り込み、内部に供給する。

第１のレジスタ９は、クロック入力端子１１のクロ、り
の立上りに同期して入力端子１０の入力データを取り込
んで出力端子１２に出力する。

第２のレジスタ１７は、クロック入力端子２０のクロ・
７りの立上りに同期して入力端子１８の入力データを取
り込んで出力端子１９に出力する。

データ取込み信号端子付レジスタ２２は、データ取込み
信号端子２５が論理値で“ｌ”のときにクロック入力端
子２６のクロックの立上りに同期して入力端子２３の入
力データを取り込んで出力端子２４に出力する。

ＥＸＯＲ回路２１は、２つの入力信号の排他的論理和を
出力する。

遅延回路１３は、クロック入力端子１５のクロックの立
上りに同期して入力端子１４の入力信号を取り込み、次
の３回目のクロックの立上りに同期して出力端子１６に
出力する。

カウンタ２７は、リセット端子２９が論理値で“０”の
ときにはカウント値“０′を出力し、リセット端子２９
が論理値で“ｌ”のときにはカウントアツプ信号端子２
８が論理値で′１”のときにだけクロック入力端子３０
のクロックの立上りでカウントアツプして出力端子３１
にカウント値を出力する。

第１のチップ１と第２のチップ２とは、第１のチップ１
のデータ出力ピン３を第２のチップ２のデータ入力ピン
６に接続し、第１のチップｌのクロック出力ピン４を第
２のチップ２のクロック入力ピン７に接続し、第１のチ
ップｌのデータ転送開始信号出力ピン５を第２のチップ
２のデータ転送開始信号入力ピン８に接続する。

第２のチップ２の内部では、第１のレジスタ９の入力端
子１０がデータ入力ピン６に、クロック入力端子１１が
クロック入力ピン７に接続され、第２のレジスタ１７の
入力端子１８が第１のレジスタ９の出力端子１２に、ク
ロック入力端子２０がクロック入力ピン７に接続され、
データ取込み信号端子付レジスタ２２のデータ入力端子
２３が第２のレジスタ１７の出力端子１９に、データ取
込み信号端子２５がＥＸＯＲ回路２１の出力に、クロッ
ク入力端子２６がクロック人力ピン７に接続され、遅延
回路１３の入力端子１４がデータ転送開始信号入力ビン
８に、クロック入力端子１５がクロック入力ピン７に接
続され、カウンタ２７のリセット端子２９が遅延回路１
３の出力端子１６に、カウントアツプ信号端子２８がＥ
ＸＯＲ回路２１の出力端子に、クロック入力端子３０が
クロック入力ピン７に接続され、ＥＸＯＲ回路２１の２
つの入力が第１のレジスタ９の出力端子１２のデータ更
新信号ビットと第２のレジスタ１７の出力端子１９のデ
ータ更新信号ビットとに接続され、メモリ３２のデータ
入力端子３３がデータ取込み信号端子付レジスタ２２の
出力端子２４に、アドレス入力端子３４がカウンタ２７
の出力端子３１に接続されている。

第２図は、第１のチップｌのクロック出力ピン４の出力
信号波形（Ａ）と、第１のチップｌのデータ転送開始信
号出力ピン５の出力信号波形（Ｂ）と、第１のチップ１
のデータ出力ピン３の出力データ波形（Ｃ）と、第１の
レジスタ９の出力端子１２の出力データ波形（Ｄ）と、
第２のレジスタ１７の出力端子２４の出力データ波形（
Ｅ）と、ＥＸＯＲ回路２１の出力信号波形（Ｆ）と、デ
ータ取込み信号端子付レジスタ２２の出力データ波形（
Ｇ）と、遅延回路１５の出力端子１６の出力信号波形（
Ｈ）と、カウンタ２７の出力端子３１の出力信号波形（
＋）とをそれぞれ示す。

次に、このように構成された本実施例のダイレクトメモ
リアクセス方式の動作について第２図を参照しながら説
明する。

第１の千ノブ１がデータ転送を開始するときに、第１の
チップｌのクロック（第２図＜Ａ）参照）の立上りに同
期して内部遅延の後に時刻ｔ０でデータ転送開始信号出
力ピン５を論理値で“１”から“０”に変化させ（第２
図（Ｂ）参照）、次のクロックの立上りに同期して内部
遅延の後に時刻ｔ１でデータ２“０”をデータ出力ピン
３に出力する（第２図（Ｃ）参照）。以後、第１のチッ
プ１がクロックの周期以上のタイミングでクロックの立
上りに同期して時刻ｔ２およびｔ４で出力データを更新
する。

第２のチップ２では、第１のレジスタ９は、時刻ｔ２で
データ２“０”を出力し、時刻ｔ、およびｔ。

で出力データが変化する（第２図（Ｄ）参照）。

第２のレジスタ１７は、時刻ｔ、でデータ２“０”を出
力し、時刻ｔ４およびｔ６で出力データが変化する（第
２図（Ｅ）参照）。ＥＸＯＲ回路２１は、時刻ｔ２〜ｔ
４および時刻ｔ、〜ｔ６は論理値で“ｌ”に、それ以外
は“０″になる（第２図（Ｆ）参照）、データ取込み信
号端子付レジスタ２２は、時刻ｔ４でデータ２“０”を
出力し、時刻ｔ、で出力データが変化する（第２図（Ｇ
）参照）。遅延回路１３の出力端子１６は、時刻ｔ０か
ら３回目のクロックの立上りの内部遅延の後に時刻ｔ４
で論理値“ｌ”から“０”に変化する（第２図（Ｈ）参
照）。カウンタ２７の出力端子３１は、時刻ｔ、までは
カウント値“０”で、時刻１ｈでカウントアツプしてカ
ウント値“１″を出力する（第２１Ｎ（＋）参照）。メ
モリ３２は、時刻ｔ、のときにメモリ３２のアドレス入
力端子３４が“０°でデータ入力端子３３がデータ２“
０”に、時刻ｔ６でメモリ３２のアドレス入力端子３４
が“ｌ”でデータ入力端子３３がデータ２０２になり、
以後間しタイミングでメモリ３２のアドレス入力端子３
４とデータ入力端子３３とが更新される。

〔発明の効果〕

以上説明したように本発明は、メモリを内蔵する半導体
チップ間でメモリのデータを直接転送する際に転送デー
タを更新したことを知らせる信号ビットを１ビット付加
してデータを転送することにより、データを転送する側
のチップはクロックの周期以上の間隔でデータの転送を
行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のダイレクトメモリアクセス
方式の構成を示すブロック図、第２図は本実施例のダイ
レクトメモリアクセス方式の入出力信号波形図、 第３図は従来のダイレクトメモリアクセス方式の一例を
示すブロック図、 第４図は従来のダイレクトメモリアクセス方式の入出力
信号波形図である。 図において、 ｌ・・・第１のチップ、 ２・・・第２のチップ、 ３・・・データ出力ピン、 ４・・・クロック出力ピン、 ５・・・データ転送開始信号出力ピン、６・・・データ
入力ピン、 ７・・・クロック入力ピン、 ８・・・データ転送開始信号入力ピン、９・・・第１の
レジスタ、 １０・・・入力端子、 １１・・・クロック入力端子、 １２・・・出力端子、 １３・・・遅延回路、 １４・・・入力端子、 １５・・・クロック入力端子、 １６・・・出力端子、 １７・・・第２のレジスタ、 １Ｂ・・・入力端子、 １９・・・出力端子、 ２０・・・クロック入力端子、 ２１・・・ＥＸＯＲ回路、 ２２・・・データ取込み信号端子付レジスタ、２３・・
・入力端子、 ２４・・・出力端子、 ２５・・・データ取込み信号端子、 ２６・・・クロック入力端子、 ２７・・・カウンタ、 ２８・・・カウントアツプ信号端子、 ２９・・・リセット端子、 ３０・　・クロック入力端子、 ３１・・・出力端子、 ３２・・・メモリ、 ３３・・・データ入力端子、 ３４・・・アドレス入力端子である。

Claims (1)

1. 【特許請求の範囲】 メモリを内蔵する第１および第２の半導体チップ間で第
   １の半導体チップのメモリから第２の半導体チップのメ
   モリにデータを直接転送するダイレクトメモリアクセス
   方式において、 クロックおよびデータ転送開始信号を出力しデータが更
   新されるたびに反転する１ビットのデータ更新信号を付
   加したデータをクロックの立上りに同期してクロックの
   周期以上の間隔で出力する前記第１の半導体チップと、 前記クロックの立上りに同期して前記データを取り込ん
   で出力する第１のレジスタと、前記クロックの立上りに
   同期して前記第１のレジスタからのデータを取り込んで
   出力する第２のレジスタと、前記第１のレジスタのデー
   タ更新信号ビットと前記第２のレジスタのデータ更新信
   号ビットとの排他的論理和を出力する排他的論理和回路
   と、この排他的論理和回路の出力が論理値で“１”のと
   きに前記クロックの立上りに同期して前記第２のレジス
   タからのデータを取り込んで出力するデータ取込み信号
   端子付レジスタと、前記クロックの立上りに同期して前
   記データ転送開始信号を取り込み次の３回目のクロック
   の立上りに同期して出力する遅延回路と、この遅延回路
   の出力が論理値で“０”のときにはカウント値“０”を
   出力し前記遅延回路の出力が論理値で“１”のときには
   前記排他的論理和回路の出力が論理値で“１”のときに
   だけカウントアップしてカウント値を出力するカウンタ
   とを含む前記第２の半導体チップと、を有することを特
   徴とするダイレクトメモリアクセス方式。