JPH01172730U - - Google Patents
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- Publication number
- JPH01172730U JPH01172730U JP6970388U JP6970388U JPH01172730U JP H01172730 U JPH01172730 U JP H01172730U JP 6970388 U JP6970388 U JP 6970388U JP 6970388 U JP6970388 U JP 6970388U JP H01172730 U JPH01172730 U JP H01172730U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- exclusive
- register
- delay means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims 2
- 230000001360 synchronised effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案の構成を説明するための回路図
、第２図は本考案の一実施例を示す回路図、第３
図は同実施例の各部の動作タイミングを示すタイ
ミング波形図、第４図は本考案の他の実施例を示
す回路図、第５図及び第６図は同実施例の各部の
動作タイミングを示すタイミング波形図、第７図
は従来例を示す回路図、第８図は同従来例の各部
の動作タイミングを示すタイミング波形図である
。 １１……第１の処理系回路、１２……第２の処
理系回路、１３……第３の処理系回路、１４，１
５，１６……Ｄ形フリツプフロツプ（レジスタ）
、１６，２１……排他的論理和回路、１７，２２
……遅延素子（遅延手段）、１９，２５……第１
の論理積回路、２３……第２の論理積回路。
、第２図は本考案の一実施例を示す回路図、第３
図は同実施例の各部の動作タイミングを示すタイ
ミング波形図、第４図は本考案の他の実施例を示
す回路図、第５図及び第６図は同実施例の各部の
動作タイミングを示すタイミング波形図、第７図
は従来例を示す回路図、第８図は同従来例の各部
の動作タイミングを示すタイミング波形図である
。 １１……第１の処理系回路、１２……第２の処
理系回路、１３……第３の処理系回路、１４，１
５，１６……Ｄ形フリツプフロツプ（レジスタ）
、１６，２１……排他的論理和回路、１７，２２
……遅延素子（遅延手段）、１９，２５……第１
の論理積回路、２３……第２の論理積回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) クロツクに同期して入力信号を保持し、そ
の保持した信号レベルを出力するレジスタ、この
レジスタが保持した信号の反転レベルと入力信号
レベルとの排他的論理和を取る排他的論理和回路
及びこの排他的論理和回路出力を遅延し後段に出
力する遅延手段からなる第１の処理系回路と、こ
の第１の処理系回路の後段に接続され、前段の遅
延手段出力と前記クロツクとの論理積を取る第１
の論理積回路、この第１の論理積回路出力に同期
して入力信号を保持し、その保持した信号レベル
を出力するレジスタ、このレジスタが保持した信
号の反転レベルと入力信号レベルとの排他的論理
和を取る排他的論理和回路、この排他的論理和回
路出力を遅延する遅延手段及びこの遅延手段出力
と前段の遅延手段出力との論理積を取り、後段に
遅延手段出力として出力する第２の論理積回路か
らなる少なくとも１個以上の第２の処理系回路と
、この第２の処理系回路の後段に接続され、前段
の遅延手段出力と前記クロツクとの論理積を取る
第１の論理積回路、この第１の論理積回路出力に
同期して入力信号を保持し、その保持した信号レ
ベルを出力するレジスタからなる第３の処理系回
路を具備したことを特徴とする同期形並列順序回
路。 (2) クロツクに同期して入力信号を保持し、そ
の保持した信号レベルを出力するレジスタ、この
レジスタが保持した信号の反転レベルと入力信号
レベルとの排他的論理和を取る排他的論理和回路
及びこの排他的論理和回路出力を遅延し後段に出
力する遅延手段からなる第１の処理系回路と、こ
の第１の処理系回路の後段に接続され、前段の遅
延手段出力と前記クロツクとの論理積を取る第１
の論理積回路、この第１の論理積回路出力に同期
して入力信号を保持し、その保持した信号レベル
を出力するレジスタからなる第３の処理系回路を
具備したことを特徴とする同期形並列順序回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6970388U JPH01172730U (ja) | 1988-05-26 | 1988-05-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6970388U JPH01172730U (ja) | 1988-05-26 | 1988-05-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01172730U true JPH01172730U (ja) | 1989-12-07 |
Family
ID=31294975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6970388U Pending JPH01172730U (ja) | 1988-05-26 | 1988-05-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01172730U (ja) |
-
1988
- 1988-05-26 JP JP6970388U patent/JPH01172730U/ja active Pending
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