JPH0226823U - - Google Patents

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JPH0226823U
JPH0226823U JP10367288U JP10367288U JPH0226823U JP H0226823 U JPH0226823 U JP H0226823U JP 10367288 U JP10367288 U JP 10367288U JP 10367288 U JP10367288 U JP 10367288U JP H0226823 U JPH0226823 U JP H0226823U
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circuit
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output signal
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reset
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【図面の簡単な説明】
第1図はこの考案による多数決同期制御回路の
一実施例を示す図、第2図は従来の多数決同期制
御回路の例を示す図、第3図は第1図に示すこの
考案による多数決同期制御回路の一実施例の動作
タイミングチヤート、第4図は第2図に示す従来
の多数決同期制御回路の動作タイミングチヤート
である。図において1は多数決回路、2はOR回
路、3aは第1のセツト・リセツト フリツプ
フロツプ、3bは第2のセツト・リセツト フリ
ツプ フロツプ、3cは第3のセツト・リセツト
フリツプ フロツプ、4はAND回路、5は計
数回路、6は選択回路である。尚、図中同一符号
は同一または相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 並列同期動作を目的とする3系統の外部回路a
    ,b及びcよりそれぞれ出力される同期信号a,
    b及びcが与えられる多数決回路、同様に前記同
    期信号a,b及びcが入力されるOR回路、前記
    同期信号aをセツト信号とし前記多数決回路の出
    力信号をリセソト信号とする第1のセツト・リセ
    ツト フリツプ フロツプ、前記同期信号bをセ
    ツト信号とし前記多数決回路の出力信号をリセツ
    ト信号とする第2のセツト・リセツト フリツプ
    フロツプ、前記同期信号cをセツト信号とし、
    前記多数決回路の出力信号をリセツト信号とする
    第3のセツト・リセツト フリツプ フロツプ、
    前記多数決回路の出力信号をリセツト信号とし前
    記OR回路の出力信号をクロツク信号とする計数
    回路、前記第1、第2及び第3のセツト・リセツ
    ト フリツプ フロツプの出力信号と前記計数回
    路の出力信号を入力とするAND回路、前記AN
    D回路の出力信号を選択信号とし、前記多数決回
    路の出力信号又はOR回路の出力信号のいずれか
    一方を選択して出力する選択回路を備えたことを
    特徴とする多数決同期制御回路。
JP10367288U 1988-08-05 1988-08-05 Pending JPH0226823U (ja)

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