JPH0344930U - - Google Patents
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- Publication number
- JPH0344930U JPH0344930U JP10498189U JP10498189U JPH0344930U JP H0344930 U JPH0344930 U JP H0344930U JP 10498189 U JP10498189 U JP 10498189U JP 10498189 U JP10498189 U JP 10498189U JP H0344930 U JPH0344930 U JP H0344930U
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- JP
- Japan
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- circuit
- output
- circuits
- synchronization
- majority
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Description
第１図はこの考案による多数決同期制御回路の
一実施例を示す図、第２図は従来の多数決同期制
御回路の例を示す図、第３図は第１図を説明する
ためタイミングチヤート、第４図は第２図を説明
するためのタイミングチヤートである。 図中、２……多数決回路、４……計数回路、５
ａ……第１のＡＮＤ回路、５ｂ……第２のＡＮＤ
回路、５ｃ……第３のＡＮＤ回路、６……ＯＲ回
路、１０……選択回路である。尚、図中同一符号
は同一又は相当部分を示す。
一実施例を示す図、第２図は従来の多数決同期制
御回路の例を示す図、第３図は第１図を説明する
ためタイミングチヤート、第４図は第２図を説明
するためのタイミングチヤートである。 図中、２……多数決回路、４……計数回路、５
ａ……第１のＡＮＤ回路、５ｂ……第２のＡＮＤ
回路、５ｃ……第３のＡＮＤ回路、６……ＯＲ回
路、１０……選択回路である。尚、図中同一符号
は同一又は相当部分を示す。
Claims (1)
- 並列同期動作を目的とする３系の外部回路から
それぞれ出力される同期信号が与えられる多数決
回路、前記３系の外部回路よりそれぞれ出力され
るパワーステータス信号の状態を数える計数回路
、前記同期信号とパワーステータス信号の論理積
演算を行う第１、第２、第３のＡＮＤ回路、前記
第１、第２、第３のＡＮＤ回路より出力された信
号の論理和演算を行うＯＲ回路、前記計数回路の
出力信号により、多数決演算結果と計数回路の出
力を切り替える選択回路とを備えた多数決同期制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10498189U JPH0344930U (ja) | 1989-09-07 | 1989-09-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10498189U JPH0344930U (ja) | 1989-09-07 | 1989-09-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344930U true JPH0344930U (ja) | 1991-04-25 |
Family
ID=31653757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10498189U Pending JPH0344930U (ja) | 1989-09-07 | 1989-09-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344930U (ja) |
-
1989
- 1989-09-07 JP JP10498189U patent/JPH0344930U/ja active Pending
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