JPH01308075A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH01308075A JPH01308075A JP63140052A JP14005288A JPH01308075A JP H01308075 A JPH01308075 A JP H01308075A JP 63140052 A JP63140052 A JP 63140052A JP 14005288 A JP14005288 A JP 14005288A JP H01308075 A JPH01308075 A JP H01308075A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲート接続対向マトリクス方式のアクティブ型液晶表示
パネルの液晶セル駆動等に使用するアモルファスシリコ
ン（ａ−３ｔ）膜の活性層を具備した薄膜トランジスタ
（ＴＰＴ）とそれの製造方法に関し、 ＴＰＴのしきい値電圧を正方向にシフトするための活性
層の構造と形成法の提供を目的とし、ＴＰＴの活性層を
、ゲート絶縁膜近傍のエネルギーバンドを制御するため
ｐ型のドーパントとしてアルミニウム（Ａｌ）をドーピ
ングしたａ−３ｉ膜から構成し、またそのＡｌドーピン
グ法にはａ−３ｉ膜形成後その上にＡｊ？ｉ膜を形成し
、それに加熱を施してａ−３ｔ膜中にＡＮを拡散する構
成とする。
パネルの液晶セル駆動等に使用するアモルファスシリコ
ン（ａ−３ｔ）膜の活性層を具備した薄膜トランジスタ
（ＴＰＴ）とそれの製造方法に関し、 ＴＰＴのしきい値電圧を正方向にシフトするための活性
層の構造と形成法の提供を目的とし、ＴＰＴの活性層を
、ゲート絶縁膜近傍のエネルギーバンドを制御するため
ｐ型のドーパントとしてアルミニウム（Ａｌ）をドーピ
ングしたａ−３ｉ膜から構成し、またそのＡｌドーピン
グ法にはａ−３ｉ膜形成後その上にＡｊ？ｉ膜を形成し
、それに加熱を施してａ−３ｔ膜中にＡＮを拡散する構
成とする。
この発明は、アモルファスシリコン膜よりなる活性層を
具備した薄膜トランジスタとそれの製造方法に関する。
具備した薄膜トランジスタとそれの製造方法に関する。
さらに詳細には薄膜トランジスタのしきい値電圧を正方
向にシフトするための活性層の構造と形成法を提供する
ものである。
向にシフトするための活性層の構造と形成法を提供する
ものである。
マトリクス配列した液晶セルの駆動用スイ、ノチング素
子に薄膜トランジスタ（Ｔｒ”Ｔ）を用いたアクティブ
マトリクス型の液晶パネルは、フルカラー、動画の実現
できる最良の方式として認められ、既にポケットサイズ
のカラーＴＶに採用され商品化されている。しかしＴ
Ｎ 、 Ｎ Ｔ Ｎ 、 Ｓ Ｔ Ｎ形式のマトリ
クス液晶パネルに比較して歩留まり。
子に薄膜トランジスタ（Ｔｒ”Ｔ）を用いたアクティブ
マトリクス型の液晶パネルは、フルカラー、動画の実現
できる最良の方式として認められ、既にポケットサイズ
のカラーＴＶに採用され商品化されている。しかしＴ
Ｎ 、 Ｎ Ｔ Ｎ 、 Ｓ Ｔ Ｎ形式のマトリ
クス液晶パネルに比較して歩留まり。
コスト面においてやや不利であり、それらの改善が必要
である。
である。
（従来の技術〕
この要求に応えるべく本出願人は、先に特願昭６１−２
１２６９６号によりゲート接続対向マトリクス方式と称
する新方式の液晶パネルを提案した。この液晶パネルの
特徴は、簡単に述べると、走査用のゲートハ゛スライン
とデータ用のドレインハ゛スラインとが交差部分で短絡
しないように、上下に対向配置した一対の基板に別々に
配設されるとともに、前記スキャンハスラインの配設さ
れた一方の基板上に複数の液晶セルに対応する複数のＴ
ＰＴを配設し、かつ該ＴＰＴの各電極を第４図の等価回
路に示すように、ゲートＧをスキャンパスラインＳＢ５
ソースＳを液晶セルＬＣの一方の電極、ドレインＤを隣
接する次位のスキャンパスラインＳＢにそれぞれ接続し
、さらに前記データバスラインＤＢを液晶セルＬＣの他
方の電極（共通電極）と兼用させた構成に特徴がある。
１２６９６号によりゲート接続対向マトリクス方式と称
する新方式の液晶パネルを提案した。この液晶パネルの
特徴は、簡単に述べると、走査用のゲートハ゛スライン
とデータ用のドレインハ゛スラインとが交差部分で短絡
しないように、上下に対向配置した一対の基板に別々に
配設されるとともに、前記スキャンハスラインの配設さ
れた一方の基板上に複数の液晶セルに対応する複数のＴ
ＰＴを配設し、かつ該ＴＰＴの各電極を第４図の等価回
路に示すように、ゲートＧをスキャンパスラインＳＢ５
ソースＳを液晶セルＬＣの一方の電極、ドレインＤを隣
接する次位のスキャンパスラインＳＢにそれぞれ接続し
、さらに前記データバスラインＤＢを液晶セルＬＣの他
方の電極（共通電極）と兼用させた構成に特徴がある。
そして選択された特定の液晶セルＬＣを表示させる際に
は、その選択セル対応のＴＰＴのゲート電極にスキャン
パスラインＳＢよりアドレスパルスＶｇ（電位Ｖ ｇｏ
ｎ）を、同セルの共通電極（データバスラインＤＢ）に
データ電圧Ｖｄ（電位十Ｖａ）を同時に印加すると、当
該ＴＰＴがオンして液晶セルにデータ電圧が印加され、
その電圧はアドレスパルスの立下がり電位Ｖｇｏｆｆ
（非アドレス時の電位）によりＴＰＴがオフした後も１
フレームの間保持される。なおＴＰＴのオン時、そのド
レイン電極が接続された隣の次位のスキャンパスライン
ＳＢには電位Ｖｇｃが印加される。このＶｇｃ電位は例
えばＱＶに設定され、かつＶｇｏｎ ＞Ｖｇｃ＞Ｖｏｆ
ｆの関係に設定されている。
は、その選択セル対応のＴＰＴのゲート電極にスキャン
パスラインＳＢよりアドレスパルスＶｇ（電位Ｖ ｇｏ
ｎ）を、同セルの共通電極（データバスラインＤＢ）に
データ電圧Ｖｄ（電位十Ｖａ）を同時に印加すると、当
該ＴＰＴがオンして液晶セルにデータ電圧が印加され、
その電圧はアドレスパルスの立下がり電位Ｖｇｏｆｆ
（非アドレス時の電位）によりＴＰＴがオフした後も１
フレームの間保持される。なおＴＰＴのオン時、そのド
レイン電極が接続された隣の次位のスキャンパスライン
ＳＢには電位Ｖｇｃが印加される。このＶｇｃ電位は例
えばＱＶに設定され、かつＶｇｏｎ ＞Ｖｇｃ＞Ｖｏｆ
ｆの関係に設定されている。
このようにゲート接続対向マトリクス方式の液晶パネル
は、スキャンパスラインとデータバスラインとの交差部
分がないため製造歩留まりが向上する利点がある。が、
その反面、ＴＰＴのしきい帰電圧が正でないと動作しな
いという、ＴＰＴ特性への制約がある。
は、スキャンパスラインとデータバスラインとの交差部
分がないため製造歩留まりが向上する利点がある。が、
その反面、ＴＰＴのしきい帰電圧が正でないと動作しな
いという、ＴＰＴ特性への制約がある。
ところが、従来のアモルファスシリコン（ａ −３ｉ）
の活性層を具備したＴＰＴは、第５図のゲート電圧（Ｖ
Ｇ） −ドレイン電流（１’Ｄ）特性図の点線曲線に示
すように、しきい値が負にあるため零バイアスにおいて
オフ状態にならず、従って前記ゲート接続対向マｌ−リ
クス方式の液晶パネルへ適用した場合、液晶セルを正確
に駆動することができないという課題がある。
の活性層を具備したＴＰＴは、第５図のゲート電圧（Ｖ
Ｇ） −ドレイン電流（１’Ｄ）特性図の点線曲線に示
すように、しきい値が負にあるため零バイアスにおいて
オフ状態にならず、従って前記ゲート接続対向マｌ−リ
クス方式の液晶パネルへ適用した場合、液晶セルを正確
に駆動することができないという課題がある。
この発明は、そのような従来の状況から、ａ −３ｉの
活性層を具備した薄膜トランジスタのしきい値電圧を正
方向にシフトすることのできる簡単な活性層構造と形成
法を提供することを目的とする。
活性層を具備した薄膜トランジスタのしきい値電圧を正
方向にシフトすることのできる簡単な活性層構造と形成
法を提供することを目的とする。
上記目的を達成するため、この発明の’１Ｒｔｌ！Ｊト
ランジスタは、第１図に示すように、ａ−５ｉ膜１３′
の膜中にｐ型のドーパントとしてアルミニウムをドーピ
ングしてなる活性層１３構造を採っている。
ランジスタは、第１図に示すように、ａ−５ｉ膜１３′
の膜中にｐ型のドーパントとしてアルミニウムをドーピ
ングしてなる活性層１３構造を採っている。
また、この薄膜トランジスタの製造には、第３図に示す
ように、活性層１３形成において、ａ−３ｉ膜１３’の
形成後、その膜上にアルミニウム（Ａｌ）の薄膜２１を
形成し加熱することにより、７Ｂをａ−３ｉ膜中に拡散
する工程を導入している。
ように、活性層１３形成において、ａ−３ｉ膜１３’の
形成後、その膜上にアルミニウム（Ａｌ）の薄膜２１を
形成し加熱することにより、７Ｂをａ−３ｉ膜中に拡散
する工程を導入している。
第２図は、ＳｉＮのゲートλ色縁ＩＩ莫とａ−３ｉの活
性層との接合構造におけるエネルギーノ＼ントを示す。
性層との接合構造におけるエネルギーノ＼ントを示す。
同図（ａ）に示す従来例の１膜トランジスタの場合、接
合界面付近のａ−３ｉの伝導帯ＥＣ及び価電子帯ＥＶは
ゲート電圧が無印加の状態でも下方に曲げられているた
め、伝導帯の電子が界面付近に流れ込むことによりドレ
イン−ソース電流が僅かに流れ負電圧で最小となる。す
なわち、これのしきい値電圧は第５図の点線曲線を参照
して負であることを示す。なお第２図中の符号Ｅ Ｆは
フェルミ準位である。
合界面付近のａ−３ｉの伝導帯ＥＣ及び価電子帯ＥＶは
ゲート電圧が無印加の状態でも下方に曲げられているた
め、伝導帯の電子が界面付近に流れ込むことによりドレ
イン−ソース電流が僅かに流れ負電圧で最小となる。す
なわち、これのしきい値電圧は第５図の点線曲線を参照
して負であることを示す。なお第２図中の符号Ｅ Ｆは
フェルミ準位である。
しかし、この発明の薄膜トランジスタでは、ａ−３ｉ膜
に３価のＡ７！をドーピングし、その混入槽により第２
図（ｂｌに示すように接合界面付近の曲がりを修正しし
きい値電圧を零もしくは正側にシフトさせている。第５
図の実線曲線はこの特性を示す。
に３価のＡ７！をドーピングし、その混入槽により第２
図（ｂｌに示すように接合界面付近の曲がりを修正しし
きい値電圧を零もしくは正側にシフトさせている。第５
図の実線曲線はこの特性を示す。
またａ−３ｉ膜への八２のドーピングには、ａ−３ｉ膜
上にＡｌ薄膜を形成しておき、それを加熱することで当
該Ａ７！をａ−３ｉ膜中に拡散し混入させている。
上にＡｌ薄膜を形成しておき、それを加熱することで当
該Ａ７！をａ−３ｉ膜中に拡散し混入させている。
以下この発明の好ましい実施例につき図面を参照して詳
細に説明する。
細に説明する。
まず第１発明の一実施例に係るスタガード型のＴＰＴを
第１図に従って説明する。
第１図に従って説明する。
この図においてＴＰＴは、ガラス基板ＩｌｌにＴｉより
なるソース電極Ｓ及びドレイン電極りを並設し、その各
電極上にｎ”ａ−３ｉよりなるオーミックコンタクト層
１２を介して本発明の特徴とする八βをドーピングした
ａ−３ｉよりなる活性層１３、ＳｉＮよりなるゲート絶
縁膜１４を順次積層し、さらにＴｉよりなるゲート電極
Ｇを形成して構成される。
なるソース電極Ｓ及びドレイン電極りを並設し、その各
電極上にｎ”ａ−３ｉよりなるオーミックコンタクト層
１２を介して本発明の特徴とする八βをドーピングした
ａ−３ｉよりなる活性層１３、ＳｉＮよりなるゲート絶
縁膜１４を順次積層し、さらにＴｉよりなるゲート電極
Ｇを形成して構成される。
このような構造のＴＰＴは、前述したようにしきい値電
圧が正にあり、ゲート接続対向マトリクス方式の液晶パ
ネルへのｉ１＆用時には第４図を参照して、ゲート電極
Ｇとドレイン電極りを隣接する２本のスキャンパスライ
ンＳＢに、ソース電極Ｓを液晶セルＬＣの片側の電極に
それぞれ接続して同セルを駆動することになる。
圧が正にあり、ゲート接続対向マトリクス方式の液晶パ
ネルへのｉ１＆用時には第４図を参照して、ゲート電極
Ｇとドレイン電極りを隣接する２本のスキャンパスライ
ンＳＢに、ソース電極Ｓを液晶セルＬＣの片側の電極に
それぞれ接続して同セルを駆動することになる。
次に第２発明に係る上記ＴＰＴの製造プロセスを第２図
（ａ）〜（ｇ）に従って説明する。
（ａ）〜（ｇ）に従って説明する。
まず（ａ）で示されるように、ガラス基板１１上に、ド
レイン電極りとソース電極ＳをＴｉにより厚さ約１００
０人で形成する。
レイン電極りとソース電極ＳをＴｉにより厚さ約１００
０人で形成する。
次に（ｂ）で示されるように、前記ドレイン及びソース
電極の旧に、それぞれｎ″ａ−３ｉよりなる厚さ約３０
０人のオーミックコンタクトＮ１２を形成する。
電極の旧に、それぞれｎ″ａ−３ｉよりなる厚さ約３０
０人のオーミックコンタクトＮ１２を形成する。
次に（Ｃ）で示されるように、各オーミックコンタクト
層を含む基板上に、プラズマＣＶＤ法によ°すａ−３ｉ
膜１３′を厚さ１０００人で形成する。
層を含む基板上に、プラズマＣＶＤ法によ°すａ−３ｉ
膜１３′を厚さ１０００人で形成する。
次に（ｄ）で示されるように、ａ−３ｉ膜上に、原着法
によりＡｌの薄膜２１を形成する。この膜厚は次工程の
基板に対する加熱温度、時間により設定されるが、例え
ば３００人程形成ある。
によりＡｌの薄膜２１を形成する。この膜厚は次工程の
基板に対する加熱温度、時間により設定されるが、例え
ば３００人程形成ある。
次に（ｆｉｌで示されるように、アニールにより前記ａ
−３ｉ膜形成時の温度以下、例えば３００℃で基板を３
時間程度加熱し、Ａｌを所定量ａ−３ｉ膜１３′中に拡
散させ、その後エツチング法により残渣を除去する。こ
れによって、本発明の特徴ふする活性層１３が形成され
る。
−３ｉ膜形成時の温度以下、例えば３００℃で基板を３
時間程度加熱し、Ａｌを所定量ａ−３ｉ膜１３′中に拡
散させ、その後エツチング法により残渣を除去する。こ
れによって、本発明の特徴ふする活性層１３が形成され
る。
次に（ｆｌで示されるように、活性層の上にＳｉＮより
なるゲート絶縁膜１４を厚さ約３００人で形成する。
なるゲート絶縁膜１４を厚さ約３００人で形成する。
最後に（川で示されるように、ゲート絶縁膜の上にゲー
ト電極ＧをＴｉを用いて厚さ１０００人で形成し、これ
によりＴＰＴが完成する。
ト電極ＧをＴｉを用いて厚さ１０００人で形成し、これ
によりＴＰＴが完成する。
このようにして形成されたＴＰＴでは、しきい値電圧が
Ｏ〜２■の正側にシフトされる。
Ｏ〜２■の正側にシフトされる。
以上説明したようにこの発明によれば、簡単な構造及び
製法により薄膜トランジスタのチャネルの大きさが制御
でき、またしきい値電圧を正方向にシフトすることがで
きる。従って、これをゲート接続対向マトリクス方式の
液晶パネルに適用すれば、その効果きわめて大きい。
製法により薄膜トランジスタのチャネルの大きさが制御
でき、またしきい値電圧を正方向にシフトすることがで
きる。従って、これをゲート接続対向マトリクス方式の
液晶パネルに適用すれば、その効果きわめて大きい。
第１図は、この発明の一実施例に係る薄膜トランジスタ
の断面図、 第２図は、この発明の作用効果を説明するための活性層
エネルギーバンドを示す図、 第３図は、この発明の一実施例に係る薄膜トランジスタ
の製造工程を示す図、 第４図は、ゲート接続対向マトリクス方式の液晶パネル
を説明するだめの等価回路図、 第５図は、ａ−３ｉの活性層を具備した薄膜トランジス
タのゲート電圧−ドレイン電流特性図である。 図において、 ＴＰＴは薄膜トランジスタ、 Ｇはゲート電極、Ｄはド
レイン電極、 Ｓはソース電極、１１はガラス基板、
１２はオーミックコンタクト層、１３は活性層、 １
３’はａ−３ｉ膜、１４はゲート絶縁膜、 ２１はアル
ミニウム膜。 第３図
の断面図、 第２図は、この発明の作用効果を説明するための活性層
エネルギーバンドを示す図、 第３図は、この発明の一実施例に係る薄膜トランジスタ
の製造工程を示す図、 第４図は、ゲート接続対向マトリクス方式の液晶パネル
を説明するだめの等価回路図、 第５図は、ａ−３ｉの活性層を具備した薄膜トランジス
タのゲート電圧−ドレイン電流特性図である。 図において、 ＴＰＴは薄膜トランジスタ、 Ｇはゲート電極、Ｄはド
レイン電極、 Ｓはソース電極、１１はガラス基板、
１２はオーミックコンタクト層、１３は活性層、 １
３’はａ−３ｉ膜、１４はゲート絶縁膜、 ２１はアル
ミニウム膜。 第３図
Claims (2)
- （１）ｐ型のドーパントとしてアルミニウムがドーピン
グされたアモルファスシリコン膜よりなる活性層（１３
）を具備した薄膜トランジスタ。 - （２）アモルファスシリコン膜よりなる活性層（１３）
を具備した薄膜トランジスタの製造において、前記アモ
ルファスシリコン膜（１３′）の形成後、その膜上にア
ルミニウムの薄膜（２１）を形成し加熱することにより
、該アモルファスシリコン膜中にｐ型のドーパントとし
てアルミニウムをドーピングする工程を含む ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140052A JPH01308075A (ja) | 1988-06-06 | 1988-06-06 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140052A JPH01308075A (ja) | 1988-06-06 | 1988-06-06 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01308075A true JPH01308075A (ja) | 1989-12-12 |
Family
ID=15259866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140052A Pending JPH01308075A (ja) | 1988-06-06 | 1988-06-06 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01308075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016157726A (ja) * | 2015-02-23 | 2016-09-01 | 学校法人早稲田大学 | 不純物半導体層の製造装置及び製造方法 |
-
1988
- 1988-06-06 JP JP63140052A patent/JPH01308075A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016157726A (ja) * | 2015-02-23 | 2016-09-01 | 学校法人早稲田大学 | 不純物半導体層の製造装置及び製造方法 |
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