JPH01307851A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 主記憶装置のアクセスを制御するメモリ制御情報を記憶
するメモリ制御レジスタに関し、不当なアクセスにより
メモリ制御レジスタの記憶内容が破壊されるのを防止す
ることができる記憶制御方式を提供することを目的とし
、命令処理部と、入出力制御部と、システムの制御を行
うシステム制御部と、該システム制御部によって設定さ
れたメモリ制御情報を記憶する制御レジスタに基いてメ
モリアクセスを行う主記憶部とを有するシステムにおい
て、前記命令処理部もしくは入出力制御部から該制御レ
ジスタへのアクセス要求を検出する手段と、該検出手段
の検出に基いてアクセス禁止信号を出力する手段とを設
け、前記主記憶部は該禁止信号に基いて制御レジスタへ
のアクセスを停止するように構成する。

〔産業上の利用分野〕

本発明は、主記憶装置のアクセスを制御するメモリ制御
情報を記憶するメモリ制御レジスタに関する。

近年、計算機システムがあらゆる分野に利用され、シス
テムの規模、利用形態も多様化するに伴い、主記憶装置
の実装容量、メモリマツプ構成等もシステム毎に異なっ
た構成を有する傾向にある。

それ故、メモリアドレス空間に割当られた主記憶装置の
記憶領域の指定情報、不当なアクセスに対する記憶保護
消和等のメモリ制御情報を設定・記憶する制御レジスタ
を設け、メモリ制御情報に基いて命令処理装置や入出力
装置から主記憶装置へのメモリアクセスを制御する方式
が広く使用される。従って、命令処理装置や入出力装置
の誤動作等による不当なアクセスによって制御レジスタ
の内容が破壊され、システムがエラーや動作不能に陥る
のを防止することができる記憶制御方式が望まれている
。

〔従来の技術〕

第４図は従来例を示すシステム構成図である。

全図を通じて同一符号は同一対象物を示す。

図において、 主記憶装置（Ｍａｉｎ　Ｓｔｏｒａｇｅ　ｔｌｎｉｔ　
　：以下、ＭＳＵという）　３ａは、後述する共通バス
に接続され、メモリアドレス空間（図（ａ）参照）に割
当られた記憶領域にプログラム及びデータを記憶する主
メモリ３０ａに加えて、レジスタアドレス空間（図（ｂ
）参照）に後述する５ＣＵ４ａによって設定されるメモ
リ制御情ｔＩＡ＜前記主メモリ３０ａの記憶領域の指定
情報等）を記憶する複数のレジスタ（以下、ＭＳ制御レ
ジスタ３０ｂという）、及び命令処理装置（以下、ＣＰ
Ｕという）の制御情叩を記憶するレジスタ（図示省略す
る）等を有する。

ＣＰＵ１ａは、ＭＳＵ３ａに格納された命令を共通バス
を介して続出して実行する。

入出力制御装置（以下、ＩＯＣという）　２ａは、磁気
ディスク装置等の図示省略する入出力装置を制御し、共
通バスを介して入出力装置とＭＳＵａａ間でデータ転送
を行う。

システム制御装置（以下、ＳＣＵという）　４ａは、共
通バスに接続されてオペレーティングシステムの制御の
下にＣＰ　ＵｌａＳＩ　ＯＣ２ａ等を制御してシステム
の運用・管理を行うと共に、共通バスのインタフェース
信号を監視してシステムの正常な動作を管理する。即ち
、ＭＳ制御レジスタ３０ｂ等にシステムの制御情報を設
定すると共に、チエツク回路ＭＰＣ４１及びＡＰＣ４２
によって夫々、後述する共通バス信号のアクセスモード
信号ＡＭ及びアドレス信号ＡＤのパリティチエツクを行
い、エラー検出時にはアクセス禁止信号Ｉｌｌを出力す
る。

これらの装置は下記の主な信号から成る共通バスによっ
て結合されている。

アドレス信号ＡＭは、メモリアドレス空間及びレジスタ
アドレス空間のアドレスを指定して夫々、主メモリ３０
ａの語又はＭＳ制御レジスタ３０ｂのレジスタを指定す
る（例えば、１６データピツト＋１パリテイビフトの）
信号である。

アクセスモード信号ＡＤは、主メモリ３０ａのメモリリ
ード、メモリライト、ＭＳ制御レジスタ３０ｂのレジス
タリード、レジスタライト等のアクセスの種類を指定す
る（例えば、４データビツト＋１パリテイピツトの）（
８号である。

データ信号ＤＴは、ＭＳＵ３ａの主メモリ３０ａ又はＭ
Ｓ制御レジスタ３０ｂと、ＣＰ　ＵｌａＳＴ　ＯＣ２ａ
及び５ＣＵ４ａとの間でリード／う・イトするデータを
伝送する（例えば、１６データビツト＋１パリテイピン
トの）信号である。

アクセス禁止信号Ｉｌｌは、５ＣＵ４ａから出力され、
ＭＳＵ３ａに対して主メモリ３０ａ及びＭＳ制御レジス
タ３Ｑｂへのアクセスを禁止すると共に、ＣＰｔＪｌａ
及びｌ０Ｃ２ａに対してエラーを通知する。

従って、５ＣＵ４ａはアクセスモード信号静及びアドレ
ス信号Ａｎにパリティエラーが検出された時、アクセス
禁止信号■■を出力し、ＭＳＵ３ａは主メモ’Ｊ３０ａ
及びＭＳＩＩＩ？Ｉレジスタ３Ｑｂへのアクセスを停止
することによって記憶内容が誤って破壊されるのを防止
するように構成されている。

〔発明が解決しようとする課題〕

上記のように従来方法によると、ＭＳ制御レジスタ３０
ｂは、アクセスモード信号ＡＭ及びアドレス信号ＡＤの
パリティエラーを検出することによって記憶内容の破壊
を防止できたが、パリティエラーを伴わないレジスタラ
イトのアクセスに対しては保護されずに記憶内容が破壊
されてエラーやシステムダウンを来す危険があるという
問題点があった。

本発明は、不当なアクセスによりメモリ制御レジスタの
記憶内容が破壊されるのを防止することができる記憶制
御方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。

図において、 １は命令処理部、 ２は入出力制御部、 ４はシステム制御部 ３はシステム制御部４によって設定されたメモリ制御情
報を記憶する制御レジスタ３０に基いてメモリアクセス
を行う主記憶部、 ５は命令処理部１もしくは入出力制御部２から制御レジ
スタ３０へのアクセス要求を検出する手段、６は検出手
段５の検出に基いてアクセス禁止信号を出力する手段で
ある。

従って、主記憶部３は禁止信号が出力されたとき制御レ
ジスタ３０へのアクセスを停止するように構成されてい
る。

〔作用〕

本発明によれば、検出手段５は命令処理部１もしくは入
出力制御部２から制御レジスタ３０へのアクセス要求を
検出し、禁止信号出力手段６は検出手段５の検出に基い
てアクセス禁止信号を出力するので、主記憶部３は命令
処理部１もしくは入出力制御部２から制御レジスタ３０
へのアクセスを停止することにより、システム制御部４
によって設定された制御レジスタ３０の記憶内容が破壊
されるのを防止することができる。

〔実施例〕

以下、本発明の実施例を第２図及び第３図を参照して説
明する。企図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。

第２図の本発明に成る５ＣＵ４ｂにおいて、フリップフ
ロップ（以下、ＦＦという）４７は、共通バスの同期ク
ロック信号ＣＬで主メモリ３０ａ、Ｍ　Ｓ　１．ＩＩ　
御レジスタ３０ｂ等へのアクセスを要求するアクセス開
始信号祁をセットして、後述するＭバッファ４８及びＡ
バ、ファ４９の内容が有効であることを示すバッファ有
効信号を出力する。

アクセスモードバッファ（以下、Ｍバッファという）４
８は、同期クロック信号ＣＬでアクセスモード信号ＡＭ
をセットして保持する。

アドレスバッファ（以下、Ａバッファという）４９は、
同期クロック信号ＣＬでアドレス信号へ〇をセットして
保持する。

パリティチエツク部４０は、パリティチエツク回路Ｍ　
Ｐ　Ｃ４１ｂ及びＡＰＣ４２ｂの出力の論理和（０Ｒ４
３）を、ＦＦ４７の出力と論理積（ＡＮＤ４４）をとる
ことにより、アクセス要求時にアクセスモード信号Δ門
又はアドレス信号ＡＤにパリティエラーがあったことを
検出する。

モードデコーダ５ｍは、Ｍバッファ４８からのアクセス
モードをデコードしてアクセスがレジスタリード又はレ
ジスタライトのときレジスタアクセス信号を出力する。

アドレスデコーダ５ａは、Ａバッファ４９からのアドレ
スをデコードしてＭＳ制御レジスタ３０ｂがアドレス指
定されたときレジスタアドレス信号を出力する。

論理積回路（ＡＮＤ）６ａは、バッファ有効、レジスタ
アクセス、レジスタアドレス信号、及び５ＣＵ４ｂによ
るアクセスを示す信号５ＣＵＡの否定論理の論理積をと
ることにより、ＣＰＵ１ａ又はｌ０Ｃ２ａからＭＳ制御
レジスタ３０ｂに対するアクセス要求があったことを示
す。

第３図のタイミング図によって本発明の詳細な説明する
。

■ＭＳＵ３ａのアクセス動作に同期させる同期クロック
信号ＣＬが所定時間周期で出力される。

■フェーズＰ１において、アクセスを要求する装置は、
アクセス開始信号ＡＳと共にアクセスの種類及び記憶位
置に従ってアクセスモード信号ＡＭ及びアドレス信号Ａ
Ｄを出力する。

■アクセスを行う装置は、ライトアクセス時にはフェー
ズＰ２においてライトデータを出力し、リードアクセス
時にはフェーズＰ４においてリードデータを受取る。

■フェーズＰ２において、アクセス開始信号ＡＳ、アク
セスモード信号静及びアドレス信号ＡＤは夫々、ＦＦ４
７、Ｍバッファ４８及びＡバッファ４９にセットされる
。

■モードデコーダ５ｍによるデコード結果がレジスタア
クセスで、アドレスデコーダ５ａによるデコード結果が
レジスタアドレスであって、かつ５ＣＵ４ｂによるアク
セスでない時、５ＣＵ４ｂはアクセス禁止信号ＴＩを出
力する。ＭＳＵ３ａのレジスタアクセス制御部３０ｃは
ＭＳ制御レジスタ３０ｂへのり−ド、ライト動作を停止
し、アクセス要求を行った装置はエラー処理を行う。

従って、５ＣＵ４ｂは０Ｒ４５により、アクセス要求時
のアクセスモード信号ＡＭ又はアドレス信号ＡＤのパリ
ティエラー検出に加えて、他の装置からＭＳ制御レジス
タ３０ｂへのアクセス要求を検出してアクセス禁止信号
ＩＩを出力し、ＭＳＵ３ａはＭＳ制御レジスタ３０ｂへ
のアクセスを停止するように構成されている。

〔発明の効果〕

以上説明したように本発明によれば、５ＣＵ４ｂは他の
装置からＭＳ制御レジスタ３０ｂヘアクセス要求を検出
してアクセス禁止信号１Ｍを出力するので、ＣＰＵ１ａ
やｌ０Ｃ２ａの誤動作等による誤ったアクセスに対して
ＭＳ制御レジスタ３０ｂの記憶内容を保護することによ
りシステムダウンを未然に防止すると共に、装置の故障
を早期に発見することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例を示すブロック図、図において
、 １は命令処理部、　　　１ａはＣＰＵ、２は入出力制御
部、　　２ａはｌ０Ｃ１３は主記憶部、　　　　３ａは
ＭＳＵ、３０ｂはＭＳ制御レジスタ、 ３０ｃはレジスタアクセスＩＪ　？Ｉｌｌ　ｍ、４はシ
ステム制御部、 ４ａｓ　４ｂはシステム制御装置（ＳＣＵ）、４０はパ
リティチエツク部、 ４７はフリップフロップ（ＦＦ）、 ４８はＭバッファ、 ４９はＡバッファ・ ５は検出手段、 ５ｍはモードデコーダ、 ５ａはアドレスデコーダ、 ６は禁止信号出力手段、 ６ａは論理積回路（ＡＮＤ） を示す。 ｉ発”’月の席玉甲７゛口・ンクＤコ 第　１ｉ 本七日ハの丁万色伊］Σ示−９−フ゛ロツフｍ７ｚ−７
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Claims (1)

1. 【特許請求の範囲】 命令処理部（１）と、 入出力制御部（２）と、 システムの制御を行うシステム制御部（４）と、該シス
   テム制御部（４）によって設定されたメモリ制御情報を
   記憶する制御レジスタ（３０）に基いてメモリアクセス
   を行う主記憶部（３）とを有するシステムにおいて、 前記命令処理部（１）もしくは入出力制御部（２）から
   該制御レジスタ（３０）へのアクセス要求を検出する手
   段（５）と、 該検出手段（５）の検出に基いてアクセス禁止信号を出
   力する手段（６）とを設け、 前記主記憶部（３）は該禁止信号が出力されたとき制御
   レジスタ（３０）へのアクセスを停止することを特徴と
   する記憶制御方式。