JPH01307270A - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
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- JPH01307270A JPH01307270A JP13888388A JP13888388A JPH01307270A JP H01307270 A JPH01307270 A JP H01307270A JP 13888388 A JP13888388 A JP 13888388A JP 13888388 A JP13888388 A JP 13888388A JP H01307270 A JPH01307270 A JP H01307270A
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- Japan
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- gate electrode
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- source
- single crystal
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Links
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、５ｏｌ（絶縁体上のシリコン）を用いたノー
マリ−オフＭＩＳ型トランジスタに関するものである。
マリ−オフＭＩＳ型トランジスタに関するものである。
（従来の技術）
絶縁体上のシリコン層に各種の素子を形成したＳｏｌ素
子の研究開発が進められている。
子の研究開発が進められている。
（発明が解決しようとする課８）
このＭＩＳ素子トランジスタにおいては基板浮遊の効果
により、いわゆるキンク特性が問題である。これは、Ｎ
チャネルを例に考えると、素子の微細化によりドレイン
近傍の衝突電離が顕著になり、生成した正孔がＳｏｌ基
板に蓄積し、Ｓｏｌ基板の電位がトランジスタの闇値を
低下させる方向に変動する。このため、ドレイン電流を
異常に増加させ、素子特性を不安定にする。
により、いわゆるキンク特性が問題である。これは、Ｎ
チャネルを例に考えると、素子の微細化によりドレイン
近傍の衝突電離が顕著になり、生成した正孔がＳｏｌ基
板に蓄積し、Ｓｏｌ基板の電位がトランジスタの闇値を
低下させる方向に変動する。このため、ドレイン電流を
異常に増加させ、素子特性を不安定にする。
この問題を解決する最近の研究成果として文献（Ｊ、Ｐ
、 Ｃｏｌｏｎｇｅ Ｈ“５ｕｂｔｈｒｅｓｈｏｌｄ
５ｌｏｐｅ ｏｆ ｔｈｉｎｆｉｌｍ ＳＯＩＭＯ３Ｆ
Ｉ！Ｔ” ＥＤＬ−７ｐ２４４ （１９８６）、 Ｍ、
Ｙｏｓｈｉｍｉｅｔ ａｌ、 ”Ｈｌｇｈ Ｐｅｒｆｏ
ｒｍａｎｃｅ ＳＯＩＭＯＳＦＥＴ Ｕｓｉｎｇ Ｕｌ
ｔｒａ−ｔｈｉｎ Ｓｏｌ Ｆｉｌｍ” １２０Ｍ８
７ ｐ６４０ （１９８７）等）に示されるようにＳｏ
ＩＭ＋板の層厚ｔｅｐｉを通常のチャネルが形成され
る際の最大空乏層幅Ｗｄよりも薄く設定することにより
、チャネル形成時にＳｏ１基板層を完全に空乏化し、ソ
ースとＳｏ１基板間の本来のポテンシャル障壁を低減さ
せ、ドレイン近傍での衝突電離による生成された正札を
Ｓｏｌ基板に蓄積することをおさえ、ソース側に正札を
押しやることができる。このため、Ｓｏｌ基板の電位の
増加を抑えることにより、キンク特性を抑えることがで
きる。Ｓｏｌ基板の不純物濃度を１０１４〜ｌＱｌ＆ｃ
ｌＩ−３程度と低濃度とした場合、ゲートで制御される
電界がＳｏｌ基板の下部の絶縁体までおよぶことにより
、チャネル中の垂直なゲート電界が緩和され、これによ
り実効移動度が向上することが知られている。また低不
純物濃度にすることで、不純物散乱が小さくなることに
よる移動度の向上が期待される。
、 Ｃｏｌｏｎｇｅ Ｈ“５ｕｂｔｈｒｅｓｈｏｌｄ
５ｌｏｐｅ ｏｆ ｔｈｉｎｆｉｌｍ ＳＯＩＭＯ３Ｆ
Ｉ！Ｔ” ＥＤＬ−７ｐ２４４ （１９８６）、 Ｍ、
Ｙｏｓｈｉｍｉｅｔ ａｌ、 ”Ｈｌｇｈ Ｐｅｒｆｏ
ｒｍａｎｃｅ ＳＯＩＭＯＳＦＥＴ Ｕｓｉｎｇ Ｕｌ
ｔｒａ−ｔｈｉｎ Ｓｏｌ Ｆｉｌｍ” １２０Ｍ８
７ ｐ６４０ （１９８７）等）に示されるようにＳｏ
ＩＭ＋板の層厚ｔｅｐｉを通常のチャネルが形成され
る際の最大空乏層幅Ｗｄよりも薄く設定することにより
、チャネル形成時にＳｏ１基板層を完全に空乏化し、ソ
ースとＳｏ１基板間の本来のポテンシャル障壁を低減さ
せ、ドレイン近傍での衝突電離による生成された正札を
Ｓｏｌ基板に蓄積することをおさえ、ソース側に正札を
押しやることができる。このため、Ｓｏｌ基板の電位の
増加を抑えることにより、キンク特性を抑えることがで
きる。Ｓｏｌ基板の不純物濃度を１０１４〜ｌＱｌ＆ｃ
ｌＩ−３程度と低濃度とした場合、ゲートで制御される
電界がＳｏｌ基板の下部の絶縁体までおよぶことにより
、チャネル中の垂直なゲート電界が緩和され、これによ
り実効移動度が向上することが知られている。また低不
純物濃度にすることで、不純物散乱が小さくなることに
よる移動度の向上が期待される。
しかしながら、ＭＩＳトランジスタを相補型ＭＩｓ回路
あるいは相補型ＭＯ３回路に通用することを考えた場合
、トランジスタはノーマリ−オフ型（閾値電圧がＮチャ
ネルで正）であることが必須である。しかしてトランジ
スタの闇値電圧はおおむね Ｖｔｈ 、 ＶＦＲ＋２−ｆ＋ＱＢ／Ｃｏｘ
（第１式）であられされる、ここでＶＦＲはフラット
バンド電圧、むはゲートのｆ士事関数、φＳはＳｏｌ基
板の仕事関数、Ｎｓｓは界面準位密度、Ｃｏｘは単位面
積当りのゲート容量、φｆはＳｏｌ基板のフェルミ電圧
、ＱＢは３０１基板を空乏化するために必要な電荷であ
る。
あるいは相補型ＭＯ３回路に通用することを考えた場合
、トランジスタはノーマリ−オフ型（閾値電圧がＮチャ
ネルで正）であることが必須である。しかしてトランジ
スタの闇値電圧はおおむね Ｖｔｈ 、 ＶＦＲ＋２−ｆ＋ＱＢ／Ｃｏｘ
（第１式）であられされる、ここでＶＦＲはフラット
バンド電圧、むはゲートのｆ士事関数、φＳはＳｏｌ基
板の仕事関数、Ｎｓｓは界面準位密度、Ｃｏｘは単位面
積当りのゲート容量、φｆはＳｏｌ基板のフェルミ電圧
、ＱＢは３０１基板を空乏化するために必要な電荷であ
る。
第２図は従来用いられているイポリシリコンゲートの薄
膜Ｓｏｌ・ＭＩＳＦＥＴである０図中ｌＯは単結晶シリ
コン基板であり、この基板１０上に５ｉＯ１膜（絶縁体
膜）１１が形成されている。 Ｓｉ０ｇ膜（絶縁体膜）
ｌｌ上には単結晶シリコン層（Ｓｏｌ基板）１２が形成
される。単結晶シリコン層（Ｓｏ Ｉ基板）１２の表面
にはソース・ドレイン領域１５．１６が形成され、これ
らソース・ドレイン領域１５．１６間のチャネル領域上
はゲート絶縁膜（ゲート酸化膜）１７を介してｎ゛ポリ
シリコンゲート電極１８が形成されている。いま、界面
準位密度が１０”ｃｍ−”以下と十分小さく無視できる
場合、Ｓｏｌ基板の不純物濃度を１０”ｃｍ−’、 ５
ｔ（ｈゲート酸化膜厚ｔｏｘ＝２５ｎｍ ＊Ｓｏｌ膜厚
ｔｅｐｉ＝ｏ、０５ｎとすると、φｍ ＝４．２５ａＶ
。
膜Ｓｏｌ・ＭＩＳＦＥＴである０図中ｌＯは単結晶シリ
コン基板であり、この基板１０上に５ｉＯ１膜（絶縁体
膜）１１が形成されている。 Ｓｉ０ｇ膜（絶縁体膜）
ｌｌ上には単結晶シリコン層（Ｓｏｌ基板）１２が形成
される。単結晶シリコン層（Ｓｏ Ｉ基板）１２の表面
にはソース・ドレイン領域１５．１６が形成され、これ
らソース・ドレイン領域１５．１６間のチャネル領域上
はゲート絶縁膜（ゲート酸化膜）１７を介してｎ゛ポリ
シリコンゲート電極１８が形成されている。いま、界面
準位密度が１０”ｃｍ−”以下と十分小さく無視できる
場合、Ｓｏｌ基板の不純物濃度を１０”ｃｍ−’、 ５
ｔ（ｈゲート酸化膜厚ｔｏｘ＝２５ｎｍ ＊Ｓｏｌ膜厚
ｔｅｐｉ＝ｏ、０５ｎとすると、φｍ ＝４．２５ａＶ
。
φｍ −５，ＯｅＶ テあるのでｖｔｈは−０，２５８
Ｖと負となりノーマリ−オフにならない、そこで、ＳＯ
Ｉ基板の不純物濃度を増加させることによりノーマリ−
オフＶｔｈ−０，２Ｖ以上を実現しようとすると７×１
０１１０ｌ−’以上の基板不純物濃度が必要となる。不
純物濃度の増加は、不純物散乱による移動度の低下をも
たらす、したがって、低不純物濃度の３０１基板を用い
れば、低不純物散乱に加え低チャネル垂直電界による移
動度の向上が、言い換えればＧ−の向上が期待される一
方、ゴポリシリコンゲート電極を用いるとノーマリ−オ
フのＭＩＳＦＥＴを実現することは難しいという問題が
あった。
Ｖと負となりノーマリ−オフにならない、そこで、ＳＯ
Ｉ基板の不純物濃度を増加させることによりノーマリ−
オフＶｔｈ−０，２Ｖ以上を実現しようとすると７×１
０１１０ｌ−’以上の基板不純物濃度が必要となる。不
純物濃度の増加は、不純物散乱による移動度の低下をも
たらす、したがって、低不純物濃度の３０１基板を用い
れば、低不純物散乱に加え低チャネル垂直電界による移
動度の向上が、言い換えればＧ−の向上が期待される一
方、ゴポリシリコンゲート電極を用いるとノーマリ−オ
フのＭＩＳＦＥＴを実現することは難しいという問題が
あった。
本発明は上記の欠点を改善するために提案されたもので
、高いＧ鱗を維持したままノーマリ−オフのＭＩＳ）ラ
ンリスタを実現することを目的とする。
、高いＧ鱗を維持したままノーマリ−オフのＭＩＳ）ラ
ンリスタを実現することを目的とする。
（課題を解決するための手段）
上記の目的を達成するため、本発明は絶縁体上に形成さ
れた第１導電型の単結晶シリコン膜と、このシリコン膜
に形成された第２導電型のソース・ドレインと、前記ソ
ース・ドレイン間のチャネル領域上にゲート酸化膜を介
して形成されたゲート電極とを備えたＭＩＳ型トランジ
スタにおいて、前記の単結晶シリコン膜の厚さがチャネ
ルを形成するための最大空乏層幅よりも薄（、かつ前記
ソース・ドレインの接合が前記絶縁体に接し、真性シリ
コン半導体の仕事関数とほぼ等しい金属ゲート電極ある
いは金属シリサイドゲート電極とを具備することを特徴
とするＭＩＳ型トランジスタを発明の要旨とするもので
ある。
れた第１導電型の単結晶シリコン膜と、このシリコン膜
に形成された第２導電型のソース・ドレインと、前記ソ
ース・ドレイン間のチャネル領域上にゲート酸化膜を介
して形成されたゲート電極とを備えたＭＩＳ型トランジ
スタにおいて、前記の単結晶シリコン膜の厚さがチャネ
ルを形成するための最大空乏層幅よりも薄（、かつ前記
ソース・ドレインの接合が前記絶縁体に接し、真性シリ
コン半導体の仕事関数とほぼ等しい金属ゲート電極ある
いは金属シリサイドゲート電極とを具備することを特徴
とするＭＩＳ型トランジスタを発明の要旨とするもので
ある。
換言すれば、本発明はチャネル形成時に、ＳＯＩ基板層
がすべて空乏化する薄膜Ｓｏｌ−ＭｉｓＦＥＴにおいて
、ゲート電極材料を、真性シリコン半導体とほぼ等しい
仕事関数を有する金属ゲート電極あるいは金属シリサイ
ドゲート電極を用いることを特徴とする。すなわち前記
、第１式の右辺第１項に注目して闇値制御するものであ
る。
がすべて空乏化する薄膜Ｓｏｌ−ＭｉｓＦＥＴにおいて
、ゲート電極材料を、真性シリコン半導体とほぼ等しい
仕事関数を有する金属ゲート電極あるいは金属シリサイ
ドゲート電極を用いることを特徴とする。すなわち前記
、第１式の右辺第１項に注目して闇値制御するものであ
る。
第１式〜第３式において、φ■−ｘ （Ｖ）とすると、
φｓ −４，７±（ｋＴ／ｑ） ・Ｉｎ（Ｃｓｕｂ／Ｎ
ｉ）とすれば、Ｖｔｈ −（ｘ −４，７）＋φｆ：ｌ
ｌ：ＱＢ／Ｃｏｘであられされるので、Ｘが真性シリコ
ン半導体の仕事関数４．７ｖにほぼ等しくゲート電極材
料を選べばＳＯＩ基板の不純物濃度を増加させることな
くノーマリ−オフの閾値制御が容易に達成できる。
ｉ）とすれば、Ｖｔｈ −（ｘ −４，７）＋φｆ：ｌ
ｌ：ＱＢ／Ｃｏｘであられされるので、Ｘが真性シリコ
ン半導体の仕事関数４．７ｖにほぼ等しくゲート電極材
料を選べばＳＯＩ基板の不純物濃度を増加させることな
くノーマリ−オフの閾値制御が容易に達成できる。
（作用）
本発明は薄膜ＳＯＩＭＩＳＩ−ランジスタにおいリスゲ
ート電極材料を真性シリコン半導体とほぼ等しい仕事関
数を有する金属ゲート電極あるいは金属シリサイドゲー
ト電極を用いているので、ノーマリ−オフの闇値の制御
が容易に達成できるものである。
ート電極材料を真性シリコン半導体とほぼ等しい仕事関
数を有する金属ゲート電極あるいは金属シリサイドゲー
ト電極を用いているので、ノーマリ−オフの闇値の制御
が容易に達成できるものである。
（実施例）
次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうることは言うまでも
ない。
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうることは言うまでも
ない。
第１図は、本発明によるＭＩＳＦＥＴの一実施例（Ｎチ
ャネル）の概略構造を示す断面図である。
ャネル）の概略構造を示す断面図である。
図中１０は単結晶シリコン基板であり、この基板１０上
にＳｉＯ□膜（絶縁体膜）１１が形成されている。Ｓｉ
０ｇ膜（絶縁体膜）１１上には単結晶シリコン暦（Ｓ。
にＳｉＯ□膜（絶縁体膜）１１が形成されている。Ｓｉ
０ｇ膜（絶縁体膜）１１上には単結晶シリコン暦（Ｓ。
■基板）１２が形成される。単結晶シリコン層（ＳＯＩ
基板）１２の表面にはソース・ドレイン領域１５゜１６
が形成され、これらソース・ドレイン領域１５゜１６間
のチャネル領域上はゲート絶縁膜（ゲート酸化膜）１７
を介して真性シリコン半導体の仕事関数４、了りにほぼ
等しいゲート電極１９が形成されている。
基板）１２の表面にはソース・ドレイン領域１５゜１６
が形成され、これらソース・ドレイン領域１５゜１６間
のチャネル領域上はゲート絶縁膜（ゲート酸化膜）１７
を介して真性シリコン半導体の仕事関数４、了りにほぼ
等しいゲート電極１９が形成されている。
ゲート電極材料としては、仕事関数が４．６〜４．８ｅ
ＶにあるＭｏ、−金属ならびにＭｏ、−金属シリサイド
（ＭｏＳｉｚ、 ＷＳｉｚ）が適合する。いま、Ｎチャ
ネルＭＩＳＦＥＴについて考えると、ゲート酸化膜厚ｔ
ｏχ＝２５ｎｍ、 Ｓ ＯＩ基板厚さ５０ｎｍ、絶縁
体膜厚ｔｏｘｂ＝ｌｎのとき、Ｓｏｌ基板の不純物濃度
をＰ型で１０１ＳｃＩＩ−３とすると、ゲート電極の仕
事関数φ翔を４．６ｖとすると、閾値電圧はＶｔｈ＝０
．３Ｖとノーマリ−オフにすることができる。
ＶにあるＭｏ、−金属ならびにＭｏ、−金属シリサイド
（ＭｏＳｉｚ、 ＷＳｉｚ）が適合する。いま、Ｎチャ
ネルＭＩＳＦＥＴについて考えると、ゲート酸化膜厚ｔ
ｏχ＝２５ｎｍ、 Ｓ ＯＩ基板厚さ５０ｎｍ、絶縁
体膜厚ｔｏｘｂ＝ｌｎのとき、Ｓｏｌ基板の不純物濃度
をＰ型で１０１ＳｃＩＩ−３とすると、ゲート電極の仕
事関数φ翔を４．６ｖとすると、閾値電圧はＶｔｈ＝０
．３Ｖとノーマリ−オフにすることができる。
（発明の効果）
叙上のように、本発明によれば、絶縁体上に形成された
第１導電型の単結晶シリコン膜と、このシリコン膜に形
成された第２導電型のソース・ドレインと、前記ソース
・ドレイン間のチャネル領域上にゲート酸化膜を介して
形成されたゲート電極とを備えたＭＩＳ型トランジスタ
において、前記の単結晶シリコン膜の厚さがチャネルを
形成するための最大空乏層幅よりも薄く、かつ前記ソー
ス・ドレインの接合が前記絶縁体に接し、真性シリコン
半導体の仕事関数とほぼ等しい金属ゲート電極あるいは
金属シリサイドゲート電極とを具備することにより、Ｓ
ｏ１基板の不純物濃度を増加させることなく、ノーマリ
−オフの闇値制御が容易に達成しうる効果を有する。
第１導電型の単結晶シリコン膜と、このシリコン膜に形
成された第２導電型のソース・ドレインと、前記ソース
・ドレイン間のチャネル領域上にゲート酸化膜を介して
形成されたゲート電極とを備えたＭＩＳ型トランジスタ
において、前記の単結晶シリコン膜の厚さがチャネルを
形成するための最大空乏層幅よりも薄く、かつ前記ソー
ス・ドレインの接合が前記絶縁体に接し、真性シリコン
半導体の仕事関数とほぼ等しい金属ゲート電極あるいは
金属シリサイドゲート電極とを具備することにより、Ｓ
ｏ１基板の不純物濃度を増加させることなく、ノーマリ
−オフの闇値制御が容易に達成しうる効果を有する。
第１図は本発明のＭｉｓ）ランリスタの実施例、第２図
は従来の薄膜ＳＯ■・ＭＩＳＦＥＴの断面構造図を示す
。 ｌＯ・・・単結晶シリコン基板 １１・・・５ｔｏｘＩｌ美（絶縁体膜）１２・・・単結
晶シリコンｌ１ｌ（Ｓｏｌ基板）１３・・・低不純物濃
度領域 １４・・・高不純物濃度領域 １５・・・ソース拡散層 １６・・・ドレイン拡散層 １７・・・ゲート絶縁膜（ゲート酸化膜）１８・・・ｎ
゛ポリシリコンゲート電極１９・・・・金属ゲート電極
あるいは金属シリサイド′ゲート電極 特許出願人 日本電信電話株式会社 代理人 弁理士 高 山 敏 夫′（外１名）″ツバ
・す（ゲ
は従来の薄膜ＳＯ■・ＭＩＳＦＥＴの断面構造図を示す
。 ｌＯ・・・単結晶シリコン基板 １１・・・５ｔｏｘＩｌ美（絶縁体膜）１２・・・単結
晶シリコンｌ１ｌ（Ｓｏｌ基板）１３・・・低不純物濃
度領域 １４・・・高不純物濃度領域 １５・・・ソース拡散層 １６・・・ドレイン拡散層 １７・・・ゲート絶縁膜（ゲート酸化膜）１８・・・ｎ
゛ポリシリコンゲート電極１９・・・・金属ゲート電極
あるいは金属シリサイド′ゲート電極 特許出願人 日本電信電話株式会社 代理人 弁理士 高 山 敏 夫′（外１名）″ツバ
・す（ゲ
Claims (1)
- 絶縁体上に形成された第１導電型の単結晶シリコン膜
と、このシリコン膜に形成された第２導電型のソース・
ドレインと、前記ソース・ドレイン間のチャネル領域上
にゲート酸化膜を介して形成されたゲート電極とを備え
たＭＩＳ型トランジスタにおいて、前記の単結晶シリコ
ン膜の厚さがチャネルを形成するための最大空乏層幅よ
りも薄く、かつ前記ソース・ドレインの接合が前記絶縁
体に接し、真性シリコン半導体の仕事関数とほぼ等しい
金属ゲート電極あるいは金属シリサイドゲート電極とを
具備することを特徴とするＭＩＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13888388A JPH01307270A (ja) | 1988-06-06 | 1988-06-06 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13888388A JPH01307270A (ja) | 1988-06-06 | 1988-06-06 | Ｍｉｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307270A true JPH01307270A (ja) | 1989-12-12 |
Family
ID=15232343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13888388A Pending JPH01307270A (ja) | 1988-06-06 | 1988-06-06 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307270A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488243A (en) * | 1992-12-04 | 1996-01-30 | Nippondenso Co., Ltd. | SOI MOSFET with floating gate |
| JP2004356314A (ja) * | 2003-05-28 | 2004-12-16 | Fujio Masuoka | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766672A (en) * | 1980-10-09 | 1982-04-22 | Toshiba Corp | Semiconductor device |
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1988
- 1988-06-06 JP JP13888388A patent/JPH01307270A/ja active Pending
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