JPH01300710A - 逓倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　。

本発明は積分回路を含む逓倍回路に関する。

〔従来の技術〕

従来の積分回路を備えた逓倍回路は、第２図に示すよう
に、抵抗５とコンデンサ３とからなる積分回路と、排他
的論理和回路４とから構成されていたため、その遅れ時
間が積分回路の時定数により設定されていた。すなわち
、入力端子７からの入力信号と、抵抗５とコンデンサ３
とを積分回路通した信号線８の信号とを排他的論理和回
路４に入力し、入力信号の２倍の周波数の出力を得てい
た。この排他的論理側回路４の出力信号をデユーティ補
正回路６に通すとにより、その出力端子９にはデユーテ
ィ比５０％の出力を得るようにしていた。

〔発明が解決しようとする課題〕

この従来の逓倍回路は、積分回路が抵抗５の抵抗値とコ
ンデンサ３の容量値に固定されるなめ、排他的論・理和
演算処理の後にデユーティ補正回路６を通しても、周波
数領域の広い範囲でデユーティ比５０％の信号を作成す
ることが困難であるという欠点がある。

本発明の目的は、このような欠点を除き、周波数の広い
範囲で動作可能とした逓倍回路を提供することにある。

〔課題を解決するための手段〕

本発明の逓倍回路の構成は、入力信号がドレイン（又は
ソース）に接続されサブストレートが接地に接続されソ
ース（又はドレイン）が接地との間にコンデンサを接続
されたＭＯＳ型トランジスタと、このＭＯＳ型トランジ
スタのソース（又はドレイン）が一方の入力端に接続さ
れ前記入力信号が他方の入力となる排他的論理和回路と
を備え、前記ＭＯ８型トランジスタと前記コンデンサと
を積分回路として構成することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。本実施例は
、入力端子７からの信号と、ＭＯ８型トランジスタ２お
よびコンデンサ３からなる積分回路に通した信号８とを
排他的論理和回路４に入力しており、この排他的論理和
回路４の出力端子９への出力信号は、入力信号の２倍の
周波数の出力となっている。この出力信号は、ＭＯＳ型
トランジスタ２のゲート端子１に供給するゲート電圧を
変化させることにより、そのデユーティ比５０％にする
ことが可能となる。

〔発明の効果〕

以上説明したように本発明は、ＭＯＳ型トランジスタと
コンデンサとからなる積分回路により遅れ時間を設定で
きるため、周波数領域の広い範囲で、デユーティ比５０
％の信号作成が可能であり、しかもデユーティ補正回路
を削除でき、回路構成を簡略化できるという効果がああ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来の逓
倍回路の一例の回路図である。 １・・・ゲート電圧端子、２・・・ＭＯＳ型トランジス
タ、３・・・コンデンサ、４・・・排他的論理和回路、
５・・・抵抗、６・・・デユーティ補正回路、７・・・
入力端子、８・・・積分回路の出力信号線、９・・・出
力端子。

Claims (1)

【特許請求の範囲】
1. 入力信号がドレイン（又はソース）に接続されサブスト
   レートが接地に接続されソース（又はドレイン）が接地
   との間にコンデンサを接続されたＭＯＳ型トランジスタ
   と、このＭＯＳ型トランジスタのソース（又はドレイン
   ）が一方の入力端に接続され前記入力信号が他方の入力
   となる排他的論理和回路とを備え、前記ＭＯＳ型トラン
   ジスタと前記コンデンサとを積分回路として構成するこ
   とを特徴とする逓倍回路。