JPH01300536A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH01300536A JPH01300536A JP63130291A JP13029188A JPH01300536A JP H01300536 A JPH01300536 A JP H01300536A JP 63130291 A JP63130291 A JP 63130291A JP 13029188 A JP13029188 A JP 13029188A JP H01300536 A JPH01300536 A JP H01300536A
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- JP
- Japan
- Prior art keywords
- programmable logic
- logic element
- external terminals
- external
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004020 conductor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
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- 238000004088 simulation Methods 0.000 description 2
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置などに用いられる集積回路装置
に関し、特に集積回路（ＬＳＩ）チップの論理構造に関
するものである。
に関し、特に集積回路（ＬＳＩ）チップの論理構造に関
するものである。
従来、この株の集積回路装置においては、ＬＳＩチップ
が完成してからの内部回路の変更や外部端子の変更はＬ
ＳＩチップ内部では変更不可能であυ、ＬＳＩチップの
外でプリント基板上の部品の変更やプリント基板自身の
改版によｐ対応していた。
が完成してからの内部回路の変更や外部端子の変更はＬ
ＳＩチップ内部では変更不可能であυ、ＬＳＩチップの
外でプリント基板上の部品の変更やプリント基板自身の
改版によｐ対応していた。
第２図は、従来の集積回路装置の内部論理ブロックを示
したものである。同図において、ＬＳＩチップ１は、−
度完成すると、変更が不可能なノンプログラマブルロジ
ック素子２により構成され、外部出力端子３および外部
入力端子４に接続されている。論理変更が発生した場合
は、ＬＳＩチップ１の外部に回路を付加するかもしくは
ＬＳＩテップ１の原画を修正し再度作る必要がある。
したものである。同図において、ＬＳＩチップ１は、−
度完成すると、変更が不可能なノンプログラマブルロジ
ック素子２により構成され、外部出力端子３および外部
入力端子４に接続されている。論理変更が発生した場合
は、ＬＳＩチップ１の外部に回路を付加するかもしくは
ＬＳＩテップ１の原画を修正し再度作る必要がある。
前述した従来の集積回路装置では、回路の機能追加、論
理バグ修正および外部端子の変更は、外部回路により対
応したり、最悪の場合には再度集積回路装置を作シ直す
ことで対処していた。し友がってこれに伴なう部品およ
び改造にＬシ発生するコスト高および長期にわ几る開発
期間が必要となるなどの問題があった。
理バグ修正および外部端子の変更は、外部回路により対
応したり、最悪の場合には再度集積回路装置を作シ直す
ことで対処していた。し友がってこれに伴なう部品およ
び改造にＬシ発生するコスト高および長期にわ几る開発
期間が必要となるなどの問題があった。
したがって本発明は、前述し次従来の問題に鑑みてなさ
れ次ものであり、その目的は、回路の機能追加、論理バ
グ修正および外部端子の変更を容易に実現可能とした集
積回路装置を提供することにある。
れ次ものであり、その目的は、回路の機能追加、論理バ
グ修正および外部端子の変更を容易に実現可能とした集
積回路装置を提供することにある。
本発明による集積回路装置は、外部端子からの制御信号
により論理回路が変更可能なプログラマブルロジック素
子と、論理回路が変更不可能なノンプログラマブルロジ
ック素子とを同一チップ内に有し、通常変更のない状態
では外部入力端子および外部出力端子からの信号線は、
プログラマブルロジック素子内を論理回路を構成せずに
スルー状態で通過し、ノンプログラマブルロジック素子
と接続する回路構成を有している。
により論理回路が変更可能なプログラマブルロジック素
子と、論理回路が変更不可能なノンプログラマブルロジ
ック素子とを同一チップ内に有し、通常変更のない状態
では外部入力端子および外部出力端子からの信号線は、
プログラマブルロジック素子内を論理回路を構成せずに
スルー状態で通過し、ノンプログラマブルロジック素子
と接続する回路構成を有している。
本発明においては、プログラマブルロジック素子を外部
端子からの制御情報によｐ変更させることにより、ＬＳ
Ｉ作成後の変更および修正に容易に対応しうる。
端子からの制御情報によｐ変更させることにより、ＬＳ
Ｉ作成後の変更および修正に容易に対応しうる。
次に本発明について図面を参照して説明する。
第１図は本発明によるＬＳＩ装置の一実施例を示す内部
論理ブロック図であシ、前述の図と同一部分には同一符
号を付しである。
論理ブロック図であシ、前述の図と同一部分には同一符
号を付しである。
同図において、ＬＳＩチップ１上には、ノンプログラマ
ブルロジック素子２の他に外部制御情報入出力端子５に
よシ外部からデータを入力し、内部回路を変更しうるプ
ログラマブルロジック素子６が設けられ、外部端子３，
４との接続をプログラマブルロジック素子６を介して行
なっている。
ブルロジック素子２の他に外部制御情報入出力端子５に
よシ外部からデータを入力し、内部回路を変更しうるプ
ログラマブルロジック素子６が設けられ、外部端子３，
４との接続をプログラマブルロジック素子６を介して行
なっている。
プログラマブルロジック索子６としては、具体的にＰＬ
Ａ（プログラムロジックアレイ）、ＬＣＡ（ロジックセ
ルアレイ）などがちる０最初の状態では、プログラマブ
ルロジック索子６の内部は各信号線がスルーの状態とな
っておυ、変更がなければこの状態を維持する。この情
報は、外部制御情報入出力端子５より内部に入シ、内部
の７リツプ７０ツブ回路もしくはメモリ素子内に保持さ
れ、内部論理回路を決定する。一般に集積回路装置の完
成後に修正が発生する場合が比較的多い。論理シュミレ
ーションによシ、バグを十分取９除いても、１００％の
シュミレーションは現状では困難でアシ、完成後、装置
に組み込んで実際のプログラムを流して確認をとってい
る。バグを修正するためには、原因となる回路を直接修
正するのがよいが、変更のできない素子の中にある場合
、関連する外側の回路で行なっている。この処置をプロ
グラマブルロジック素子６で行なえるように設計時に考
慮しておくことによシ、バグ修正がさらに容易となる。
Ａ（プログラムロジックアレイ）、ＬＣＡ（ロジックセ
ルアレイ）などがちる０最初の状態では、プログラマブ
ルロジック索子６の内部は各信号線がスルーの状態とな
っておυ、変更がなければこの状態を維持する。この情
報は、外部制御情報入出力端子５より内部に入シ、内部
の７リツプ７０ツブ回路もしくはメモリ素子内に保持さ
れ、内部論理回路を決定する。一般に集積回路装置の完
成後に修正が発生する場合が比較的多い。論理シュミレ
ーションによシ、バグを十分取９除いても、１００％の
シュミレーションは現状では困難でアシ、完成後、装置
に組み込んで実際のプログラムを流して確認をとってい
る。バグを修正するためには、原因となる回路を直接修
正するのがよいが、変更のできない素子の中にある場合
、関連する外側の回路で行なっている。この処置をプロ
グラマブルロジック素子６で行なえるように設計時に考
慮しておくことによシ、バグ修正がさらに容易となる。
また、外部出力端子３．外部入力端子４の変更もプログ
ラマブルロジック素子６を使うことによシ容易となる。
ラマブルロジック素子６を使うことによシ容易となる。
端子の変更はプリント基板の変更を伴なわずに行なうこ
とができる。
とができる。
以上説明したように本発明は、プログラマブルロジック
素子をノンプログラマブルロジック素子と同一チップ内
に在任させ、ノンプログラマブルロジック素子の入力お
よび出力信号をプログラマブルロジック素子を介して外
部端子と接続することにより、機能追加、論理バグ修正
および外部端子の並べ換えに容易に対応できるなどの極
めて優れた効果、が得られる。
素子をノンプログラマブルロジック素子と同一チップ内
に在任させ、ノンプログラマブルロジック素子の入力お
よび出力信号をプログラマブルロジック素子を介して外
部端子と接続することにより、機能追加、論理バグ修正
および外部端子の並べ換えに容易に対応できるなどの極
めて優れた効果、が得られる。
第１図は従来の集積回路装置の内部論理ブロック図、第
２図は本発明による集積回路装置の一実施例を示す内部
論理ブロック図である。 １参〇〇−ＬＳＩチップ、２・拳・・ノンプログラマブ
ルロジック素子、３・番・ψ外部出力端子、４・・・・
外部入力端子、５・・・・外部制御情報入出力端子、６
壷・・・プログラマブルロジック素子。
２図は本発明による集積回路装置の一実施例を示す内部
論理ブロック図である。 １参〇〇−ＬＳＩチップ、２・拳・・ノンプログラマブ
ルロジック素子、３・番・ψ外部出力端子、４・・・・
外部入力端子、５・・・・外部制御情報入出力端子、６
壷・・・プログラマブルロジック素子。
Claims (1)
- 外部端子からの制御信号により論理回路が変更可能な
プログラマブルロジック素子と、前記外部端子とプログ
ラマブルロジック素子の間に接続された論理回路が変更
不可能なノンプログラマブルロジック素子とを同一チッ
プ内に設けたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130291A JPH01300536A (ja) | 1988-05-30 | 1988-05-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130291A JPH01300536A (ja) | 1988-05-30 | 1988-05-30 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01300536A true JPH01300536A (ja) | 1989-12-05 |
Family
ID=15030804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130291A Pending JPH01300536A (ja) | 1988-05-30 | 1988-05-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01300536A (ja) |
-
1988
- 1988-05-30 JP JP63130291A patent/JPH01300536A/ja active Pending
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