JPH01280914A - 多閾値入力回路 - Google Patents
多閾値入力回路Info
- Publication number
- JPH01280914A JPH01280914A JP63110810A JP11081088A JPH01280914A JP H01280914 A JPH01280914 A JP H01280914A JP 63110810 A JP63110810 A JP 63110810A JP 11081088 A JP11081088 A JP 11081088A JP H01280914 A JPH01280914 A JP H01280914A
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- input
- circuit
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011156 evaluation Methods 0.000 claims abstract description 8
- 230000007704 transition Effects 0.000 abstract description 10
- 238000005070 sampling Methods 0.000 description 21
- 230000005540 biological transmission Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力信号に対するレベルを判定する入力回路に
関し、特にオーブンドレインなどのレベルの確定の遅い
入力信号に対する誤判定の防止に関するものである。
関し、特にオーブンドレインなどのレベルの確定の遅い
入力信号に対する誤判定の防止に関するものである。
従来この種の入力回路としては第５図に示されるものが
ある。
ある。
同図において、１は信号が人力される入力端子、２はこ
の入力端子１に入力された信号のレベルを判定するイン
バータ回路、３はゲートにサンプリング信号が入力され
てインバータ回路２の出力信号を図示しない後位の回路
（例えばラッチ回路等）に伝達するトランスミッション
ゲートである。
の入力端子１に入力された信号のレベルを判定するイン
バータ回路、３はゲートにサンプリング信号が入力され
てインバータ回路２の出力信号を図示しない後位の回路
（例えばラッチ回路等）に伝達するトランスミッション
ゲートである。
そして、入力端子１に入力された入力信号のレベルがイ
ンバータ回路２の論理闇値より高ければ「Ｌ」レベル信
号、低ければ「Ｈ」レベル信号を出力し、トランスミッ
ションゲート３のゲートに入力されるサンプリング信号
によりこのトランスミッションゲート３がアクティブに
されると、インバータ回路２の出力信号は後位の回路へ
伝達される。
ンバータ回路２の論理闇値より高ければ「Ｌ」レベル信
号、低ければ「Ｈ」レベル信号を出力し、トランスミッ
ションゲート３のゲートに入力されるサンプリング信号
によりこのトランスミッションゲート３がアクティブに
されると、インバータ回路２の出力信号は後位の回路へ
伝達される。
しかし、このような従来の入力回路では、人力信号力ｒ
Ｌ Ｊレベルから「Ｈ」レベルへ、若シ＜は「Ｈ」レ
ベルから「Ｌ」レベルへの遷移時間が長くてなだらかな
場合には、この入力信号の遷移中において誤った値をサ
ンプリングして取り込んでしまうという課題を有してい
た。
Ｌ Ｊレベルから「Ｈ」レベルへ、若シ＜は「Ｈ」レ
ベルから「Ｌ」レベルへの遷移時間が長くてなだらかな
場合には、この入力信号の遷移中において誤った値をサ
ンプリングして取り込んでしまうという課題を有してい
た。
本発明はこのような課題を解消するためになされたもの
で、たとえ入力信号の遷移時間が長くなっても誤った値
を取り込むことのない入力回路を提供することを目的と
する。
で、たとえ入力信号の遷移時間が長くなっても誤った値
を取り込むことのない入力回路を提供することを目的と
する。
本発明は、闇値の異なる複数のレベル判定回路と、この
レベル判定回路の判定結果を評価して入力信号に対する
レベルを決定する評価回路とを備えたものである。
レベル判定回路の判定結果を評価して入力信号に対する
レベルを決定する評価回路とを備えたものである。
入力信号は複数の闇値の異なるレベル判定回路により判
定され、この判定結果に基づいて評価回路により入力信
号のレベルが決定される。
定され、この判定結果に基づいて評価回路により入力信
号のレベルが決定される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を表す回路図であり、第５図
と同一または相当部分については同符号を用いる。
と同一または相当部分については同符号を用いる。
同図において、１は信号が入力される入力端子、２ａ、
２ｂ、２Ｃは入力端子１に入力された信号電圧のレ
ベルを判定する闇値の異なる複数のインバータ回路、４
はインバータ回路２ａとインバータ回路２Ｃとの出力を
入力して入力信号を評価する排他的論理和回路（以下Ｘ
ＯＲと記す）、３ａおよび３ｂはインバータ回路２ｂの
出力およびＸ０Ｒ４の出力を入力してゲートにサンプリ
ング信号がアサートされた時に信号を出力するトランス
ミッションゲートである。
２ｂ、２Ｃは入力端子１に入力された信号電圧のレ
ベルを判定する闇値の異なる複数のインバータ回路、４
はインバータ回路２ａとインバータ回路２Ｃとの出力を
入力して入力信号を評価する排他的論理和回路（以下Ｘ
ＯＲと記す）、３ａおよび３ｂはインバータ回路２ｂの
出力およびＸ０Ｒ４の出力を入力してゲートにサンプリ
ング信号がアサートされた時に信号を出力するトランス
ミッションゲートである。
次に、このような構成における動作について説明する。
３つのインバータ回路２ａ、 ２ｂ、２Ｃの論理闇値
をそれぞれ３．５Ｖ、２．５Ｖ、１．ＯＶとし、第２図
の波形５０ａに示される入力信号が入力端子１に入力さ
れた場合について説明する。
をそれぞれ３．５Ｖ、２．５Ｖ、１．ＯＶとし、第２図
の波形５０ａに示される入力信号が入力端子１に入力さ
れた場合について説明する。
同図は横軸は時間、縦軸は電圧（Ｖ）を示し、入力信号
は、まず、時間間隔５１にてサンプリングが行われる。
は、まず、時間間隔５１にてサンプリングが行われる。
すなわち、この時間間隔５１に対する波形５０ａの入力
信号に対し、上記の各論理闇値を有する各インバータ回
路２ａ−ｃは、インバータ回路２ａは「Ｈ」レベル信号
、インパーク回路２ｂも「Ｈ」レベル信号、インバータ
回路２Ｃは「Ｌ」レベル信号を出力する。このため、Ｘ
０Ｒ４の２つの入力信号は「Ｈ」、「Ｌ」となるために
「Ｈ」レベル信号を出力し、トランスミッションゲート
３ａ、３ｂの各ゲートに入力されるサンプリング信号と
同期し、トランスミッションゲート３ａからは「Ｈ」レ
ベル信号、トランスミッションゲート３ｂからも「Ｈ」
レベル信号が出力される。
信号に対し、上記の各論理闇値を有する各インバータ回
路２ａ−ｃは、インバータ回路２ａは「Ｈ」レベル信号
、インパーク回路２ｂも「Ｈ」レベル信号、インバータ
回路２Ｃは「Ｌ」レベル信号を出力する。このため、Ｘ
０Ｒ４の２つの入力信号は「Ｈ」、「Ｌ」となるために
「Ｈ」レベル信号を出力し、トランスミッションゲート
３ａ、３ｂの各ゲートに入力されるサンプリング信号と
同期し、トランスミッションゲート３ａからは「Ｈ」レ
ベル信号、トランスミッションゲート３ｂからも「Ｈ」
レベル信号が出力される。
ここで図示しない後位の内部回路は、インバータ回路２
ａ−＝ｃの各論理闇値の中での最大値および最小値を入
力するトランスミッションゲート３ｂから「Ｈ」レベル
信号が伝えられたため、入力信号は遷移の途中であると
認識し、再度、時間間隔５２に対する波形５０ａの入力
信号に対しサンプリングを行う。
ａ−＝ｃの各論理闇値の中での最大値および最小値を入
力するトランスミッションゲート３ｂから「Ｈ」レベル
信号が伝えられたため、入力信号は遷移の途中であると
認識し、再度、時間間隔５２に対する波形５０ａの入力
信号に対しサンプリングを行う。
時間間隔５２に対する波形５０ａの入力信号に対しては
、インバータ回路２ａ ｗ ｃの出力信号は全て［Ｌ］
レベル信号となる。このため、Ｘ０Ｒ４の出力信号は「
Ｌ」レベル信号となり、トランスミッションゲート３ａ
、３ｂの出力からはゲートに入力されるサンプリング信
号に同期して「Ｌ」レベル信号が出力される。このため
、後位の内部回路は、トランスミッションゲート３ｂの
出力信号が「Ｌ」レベル信号であるため、入力信号の遷
移状態は終わったものと認識する。
、インバータ回路２ａ ｗ ｃの出力信号は全て［Ｌ］
レベル信号となる。このため、Ｘ０Ｒ４の出力信号は「
Ｌ」レベル信号となり、トランスミッションゲート３ａ
、３ｂの出力からはゲートに入力されるサンプリング信
号に同期して「Ｌ」レベル信号が出力される。このため
、後位の内部回路は、トランスミッションゲート３ｂの
出力信号が「Ｌ」レベル信号であるため、入力信号の遷
移状態は終わったものと認識する。
次に、第１図に示される回路に第２図に示される波形５
０ｂの入力信号が入力された場合について説明する。
０ｂの入力信号が入力された場合について説明する。
時間間隔５１に対する波形５０ｂの入力信号に対しては
、インバータ回路２ａは「Ｈ」レベル信号、インバータ
回路２ｂも「Ｈ」レベル信号、インバータ回路２ｃは「
Ｌ」レベル信号を出力する。
、インバータ回路２ａは「Ｈ」レベル信号、インバータ
回路２ｂも「Ｈ」レベル信号、インバータ回路２ｃは「
Ｌ」レベル信号を出力する。
このため、Ｘ０Ｒ４の出力信号は「Ｈ」レベル信号とな
り、この「Ｈ」レベル信号はトランスミッションゲート
３ｂを介して内部回路へ伝達される。
り、この「Ｈ」レベル信号はトランスミッションゲート
３ｂを介して内部回路へ伝達される。
このため、内部回路は入力信号は遷移の途中にあるもの
と認識し、再度、時間間隔５２にてサンプリングを行う
。
と認識し、再度、時間間隔５２にてサンプリングを行う
。
時間間隔５２に対する波形５０ｂの入力信号に対しては
、インバータ回路２ａは「Ｈ」レヘレベ号、インバータ
回路２ｂも「Ｈ」レベル信号、インバータ回路２Ｃは「
Ｌ」レベル信号となり、時間間隔５１に対する波形５０
ｂの入力信号に対する出力状態と変化しない。
、インバータ回路２ａは「Ｈ」レヘレベ号、インバータ
回路２ｂも「Ｈ」レベル信号、インバータ回路２Ｃは「
Ｌ」レベル信号となり、時間間隔５１に対する波形５０
ｂの入力信号に対する出力状態と変化しない。
このような場合については、再度ある一定の時間を経て
サンプリングを行うか、あるいは、入力信号がインバー
タ回路２Ｃの闇値よりも低下しない状態が生じたとして
、各インバータ回路２ａ〜Ｃの中から中間の論理闇値を
有するインバータ回路２ｂの出力信号のレベルを入力信
号に対するレベルとするようにすれば良い。なお、何回
サンプリングを行うかはハード的、ソフト的に予め決め
ておくようにする。
サンプリングを行うか、あるいは、入力信号がインバー
タ回路２Ｃの闇値よりも低下しない状態が生じたとして
、各インバータ回路２ａ〜Ｃの中から中間の論理闇値を
有するインバータ回路２ｂの出力信号のレベルを入力信
号に対するレベルとするようにすれば良い。なお、何回
サンプリングを行うかはハード的、ソフト的に予め決め
ておくようにする。
第３図は本発明の別の実施例を表す回路図であり、第５
図および第１図と同一または相当部分については同符号
を用いる。
図および第１図と同一または相当部分については同符号
を用いる。
同図において、１は信号が入力される入力端子、２は入
力端子１の出力信号を入力する複数のインバータ回路、
３ａ、３ｂは上述したトランスミッションゲート、６は
サンプリング信号を発生するサンプリング回路であり、
このサンプリング回路６は図示のように接続された２つ
の論理積回路９゜１０により構成され、このサンプリン
グ回路６にはクロック入力端子７．イネーブル入力端子
８が設けられている。また、インバータ回路２は、例え
ば入力信号の論理閾値をＩＶから４Ｖまでの０゜５ｖず
つの６分割にすることにすると、７つのインバータ回路
２を必要とする。
力端子１の出力信号を入力する複数のインバータ回路、
３ａ、３ｂは上述したトランスミッションゲート、６は
サンプリング信号を発生するサンプリング回路であり、
このサンプリング回路６は図示のように接続された２つ
の論理積回路９゜１０により構成され、このサンプリン
グ回路６にはクロック入力端子７．イネーブル入力端子
８が設けられている。また、インバータ回路２は、例え
ば入力信号の論理閾値をＩＶから４Ｖまでの０゜５ｖず
つの６分割にすることにすると、７つのインバータ回路
２を必要とする。
次に、この第３図に示された回路の動作を第４図のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
同図（ａ）はクロック入力端子７に入力されるクロック
信号、（ｂ）はイネーブル端子８に入力されるイネーブ
ル信号、（ｃ）はトランスミッションゲート３ａから出
力される出力信号、（ｄ）はトランスミッションゲート
３ｂから出力される出力信号である。
信号、（ｂ）はイネーブル端子８に入力されるイネーブ
ル信号、（ｃ）はトランスミッションゲート３ａから出
力される出力信号、（ｄ）はトランスミッションゲート
３ｂから出力される出力信号である。
入力端子１からの入力信号がサンプリングされるのは、
イネーブル信号（ｂ）がｒ ＨＪレベルの時であり、こ
のサンプリング期間はさらに２分割される。つまり、ク
ロック信号（ａ＞の「Ｈ」レベル期間に相当する第１の
サンプリング期間とクロック信号の「Ｌ」レベル期間に
相当する第２のサンプリング期間とに分かれ、クロック
信号（ａ）の「Ｈ」レベル期間においてはトランスミッ
ションゲー）３ａの出力する出力信号（ｃ）を有効なも
のとしてサンプリングを行い、クロック信号（ａ）の「
Ｌ」レベル期間においてはトランスミッションゲート３
ｂの出力する出力信号（ｄ）を有効なものとしてサンプ
リングを行う。
イネーブル信号（ｂ）がｒ ＨＪレベルの時であり、こ
のサンプリング期間はさらに２分割される。つまり、ク
ロック信号（ａ＞の「Ｈ」レベル期間に相当する第１の
サンプリング期間とクロック信号の「Ｌ」レベル期間に
相当する第２のサンプリング期間とに分かれ、クロック
信号（ａ）の「Ｈ」レベル期間においてはトランスミッ
ションゲー）３ａの出力する出力信号（ｃ）を有効なも
のとしてサンプリングを行い、クロック信号（ａ）の「
Ｌ」レベル期間においてはトランスミッションゲート３
ｂの出力する出力信号（ｄ）を有効なものとしてサンプ
リングを行う。
言い換えると、クロック信号（ａ）とイネーブル信号（
ｂ）とが「Ｈ」レベルの場合にはトランスミッションゲ
ー）３ａから出力される信号が内部回路へ伝達され、ク
ロック信号（ａ）が「Ｌ」レベル、イネーブル信号が「
Ｈ」レベルの場合にはトランスミッションゲー）３ｂか
ら出力される信号が内部回路へ伝達される。
ｂ）とが「Ｈ」レベルの場合にはトランスミッションゲ
ー）３ａから出力される信号が内部回路へ伝達され、ク
ロック信号（ａ）が「Ｌ」レベル、イネーブル信号が「
Ｈ」レベルの場合にはトランスミッションゲー）３ｂか
ら出力される信号が内部回路へ伝達される。
そして、第１のサンプリング期間におけるサンプリング
結果と第２のサンプリング期間におけるサンプリング結
果とを例えば減算し、正であれば入力端子１に入力され
た信号は「Ｌ」レベル−「Ｈ」レベルへの遷移の途中で
あると認識して入力信号は「Ｈ」レベル信号であるとす
る。また、減算した結果が負であれば入力端子１に「Ｌ
」レベル信号が入力されたとする。また、減算した結果
がＯであれば中間の論理闇値を持つインバータ回路２の
出力するレベルを入力信号のレベルとする。
結果と第２のサンプリング期間におけるサンプリング結
果とを例えば減算し、正であれば入力端子１に入力され
た信号は「Ｌ」レベル−「Ｈ」レベルへの遷移の途中で
あると認識して入力信号は「Ｈ」レベル信号であるとす
る。また、減算した結果が負であれば入力端子１に「Ｌ
」レベル信号が入力されたとする。また、減算した結果
がＯであれば中間の論理闇値を持つインバータ回路２の
出力するレベルを入力信号のレベルとする。
以上説明したように本発明は、闇値の異なる複数のレベ
ル判定回路と、このレベル判定回路の判定結果を評価し
て入力信号に対するレベルを決定する評価回路とを備え
たことにより、入力信号は複数の闇値の異なるレベル判
定回路により判定され、この判定結果に基づいて評価回
路により人力信号のレベルが決定される。このため、人
力信号が遷移の途中であっても、誤入力を起こさない入
力回路を構成することができるという効果を有し、本発
明の回路を装備したチップでボード設計を行えば、おお
まかなファンアウトの見積もりでボ−ド設計を行うこと
が出来、ボード設計時間の大幅な短縮が図れる。
ル判定回路と、このレベル判定回路の判定結果を評価し
て入力信号に対するレベルを決定する評価回路とを備え
たことにより、入力信号は複数の闇値の異なるレベル判
定回路により判定され、この判定結果に基づいて評価回
路により人力信号のレベルが決定される。このため、人
力信号が遷移の途中であっても、誤入力を起こさない入
力回路を構成することができるという効果を有し、本発
明の回路を装備したチップでボード設計を行えば、おお
まかなファンアウトの見積もりでボ−ド設計を行うこと
が出来、ボード設計時間の大幅な短縮が図れる。
第１図は本発明の一実施例を表す回路図、第２図はこの
回路に入力される入力信号の波形を表すグラフ、第３図
は本発明の別の実施例を表す回路図、第４図はこの回路
の各部の波形を示すタイミングチャート、第５図は従来
の回路図である。 １・・・入力端子、２ ａ −ｃ・・・インバータ回路
、３ａ、ｂ・・・トランスミッションゲート、４・・・
排他的論理和回路（ＸＯＲ）。 代 理 人 大岩増雄 第１図 第２図
回路に入力される入力信号の波形を表すグラフ、第３図
は本発明の別の実施例を表す回路図、第４図はこの回路
の各部の波形を示すタイミングチャート、第５図は従来
の回路図である。 １・・・入力端子、２ ａ −ｃ・・・インバータ回路
、３ａ、ｂ・・・トランスミッションゲート、４・・・
排他的論理和回路（ＸＯＲ）。 代 理 人 大岩増雄 第１図 第２図
Claims (1)
- 一つの入力信号に対してこのレベルが「Ｈ」レベルか「
Ｌ」レベルかを判定する入力回路において、閾値の異な
る複数のレベル判定回路と、このレベル判定回路の判定
結果を評価して前記入力信号に対するレベルを決定する
評価回路とを備えたことを特徴とする多閾値入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110810A JPH01280914A (ja) | 1988-05-07 | 1988-05-07 | 多閾値入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110810A JPH01280914A (ja) | 1988-05-07 | 1988-05-07 | 多閾値入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280914A true JPH01280914A (ja) | 1989-11-13 |
Family
ID=14545235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110810A Pending JPH01280914A (ja) | 1988-05-07 | 1988-05-07 | 多閾値入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236985A (ja) * | 2004-01-12 | 2005-09-02 | Toshiyasu Suzuki | 多値論理回路と多値特定値論理回路 |
-
1988
- 1988-05-07 JP JP63110810A patent/JPH01280914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236985A (ja) * | 2004-01-12 | 2005-09-02 | Toshiyasu Suzuki | 多値論理回路と多値特定値論理回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0487743B1 (en) | Microcomputer provided with built-in converter | |
| US5892372A (en) | Creating inversions in ripple domino logic | |
| US5159278A (en) | State machine architecture providing increased resolution of output timing | |
| US6690203B2 (en) | Method and apparatus for a failure-free synchronizer | |
| JP3099927B2 (ja) | マイクロコンピュータ | |
| JPH01280914A (ja) | 多閾値入力回路 | |
| US5454018A (en) | Counter circuit with automatic reset | |
| US6205192B1 (en) | Clock input control circuit | |
| JPH0614609B2 (ja) | 論理ゲ−ト・アレイ | |
| JP2000134070A (ja) | ノイズ除去回路 | |
| US20100023648A1 (en) | Method for input output expansion in an embedded system utilizing controlled transitions of first and second signals | |
| US6275883B1 (en) | Contention-free signaling scheme for shared control signals | |
| JP2707778B2 (ja) | ノイズ除去回路 | |
| US6067647A (en) | Method and apparatus for inserting an error signal onto a bidirectional signal line | |
| JP3111431B2 (ja) | 入力インタフェース回路 | |
| JPH10126228A (ja) | デジタル波形整形回路 | |
| KR950008460B1 (ko) | 무입력상태 검출회로 | |
| JP2606458Y2 (ja) | 信号レベル監視回路 | |
| KR100207481B1 (ko) | 데이터 검출을 위한 검출 시간 조정 장치 | |
| SU1725371A1 (ru) | Устройство дл устранени вли ни дребезга сигнала | |
| JP3299387B2 (ja) | 入力判別回路 | |
| JPH07212413A (ja) | 非同期データの受信回路 | |
| JPH06252927A (ja) | 受信データ自動論理反転回路 | |
| JPH0239218A (ja) | 非同期入力回路 | |
| JPH11282885A (ja) | 遅延解析システム |