JPH01272325A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01272325A JPH01272325A JP10172888A JP10172888A JPH01272325A JP H01272325 A JPH01272325 A JP H01272325A JP 10172888 A JP10172888 A JP 10172888A JP 10172888 A JP10172888 A JP 10172888A JP H01272325 A JPH01272325 A JP H01272325A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置、特にデジタル・アナ
ログ変換回路（Ｒ−２Ｒ方式）に関するものである。
ログ変換回路（Ｒ−２Ｒ方式）に関するものである。
第２図は、従来の半導体集積回路装置のデジタル・アナ
ログ変換回路を示す回路図であり、図において、（１）
はインバータ・ゲートであり、インバータ・ゲートｉｌ
＋の入力には、デジタルＤＡＴＡ １（ｉ−１〜５）が
接続され、インバータ・ゲー１− （１１の出力には、
ＰチャネルＭＯ３Ｉ−ランジスタ（４）のゲートと、Ｎ
チャネルＭＯＳトランジスタ（５）のゲートが接続され
ている。また、ＰチャネルＭＯＳトランジスタ（４）の
ソースには、高電位基準電圧Ｖ＋＋ｔｐ（９１が接続さ
れ、ＰチャネルＭＯ３）ランジスタ（４）のドレインに
は、ＮチャネルＭＯ３）ランジスタ（５）のドレインと
抵抗２ Ｒ（６）が接続されている。
ログ変換回路を示す回路図であり、図において、（１）
はインバータ・ゲートであり、インバータ・ゲートｉｌ
＋の入力には、デジタルＤＡＴＡ １（ｉ−１〜５）が
接続され、インバータ・ゲー１− （１１の出力には、
ＰチャネルＭＯ３Ｉ−ランジスタ（４）のゲートと、Ｎ
チャネルＭＯＳトランジスタ（５）のゲートが接続され
ている。また、ＰチャネルＭＯＳトランジスタ（４）の
ソースには、高電位基準電圧Ｖ＋＋ｔｐ（９１が接続さ
れ、ＰチャネルＭＯ３）ランジスタ（４）のドレインに
は、ＮチャネルＭＯ３）ランジスタ（５）のドレインと
抵抗２ Ｒ（６）が接続されている。
また、ＮチャネルＭＯ３）ランジスタ（５）のソースに
は、低電位基準電圧Ｑ１１が接続されている。また、抵
抗２ Ｒ（６１の他端には、抵抗Ｒ（６）が接続され、
抵抗Ｒ（６）の他端には、抵抗２ Ｒ（６１と抵抗Ｒ（
６）が接続されている。また、ラダー抵抗（６）の両端
には、変換電圧出力端子Ｑｌと、低電位基準電圧ＡＶｓ
ｓ端子Ｑｌ）が接続されている。
は、低電位基準電圧Ｑ１１が接続されている。また、抵
抗２ Ｒ（６１の他端には、抵抗Ｒ（６）が接続され、
抵抗Ｒ（６）の他端には、抵抗２ Ｒ（６１と抵抗Ｒ（
６）が接続されている。また、ラダー抵抗（６）の両端
には、変換電圧出力端子Ｑｌと、低電位基準電圧ＡＶｓ
ｓ端子Ｑｌ）が接続されている。
次に動作について説明する。デジタル入力ＤＡＴＡｉ（
ｉ＝１〜５）“！（”の場合、インバータ・ゲート（１
）により出力は反転されＬ″となり、ＰチャネルＭＯ３
）ランジスタ（４）のゲートとＮチャネルＭＯ５）ラン
ジスタ（５）のゲートに入り、ＮチャネルＭＯ３）ラン
ジスタ（５）はオフ状態、ＰチャネルＭＯ３）ランジス
タ（４）はオン状態で、高電位基準電圧Ｖ□、（９）が
、デジタル出力端子（１２−１）（ｉ＝１〜５）に出力
される。また逆にデジタル入力ＤＡＴＡｉ（＋＝１〜５
）が“Ｌ”の場合、インバータ・ゲート（１）の出力は
“Ｈ”となり、ＰチャネルＭＯ３）ランジスタ（４）は
オフ状態、ＮチャネルＭＯＳトランジスタ（５）はオン
状態で、低電位基準電圧ＡＶｓｓＱυがデジタル出力端
子（１２−ｉ）（ｉ−１〜５）に出力される。デジタル
入力ＤＡＴＡ５が１Ｈ″で、他のデジタル入力ＤＡＴＡ
１（１−１〜４）が“Ｌ″の場合、デジタル出力端子
（１２−５）には、高電位基準電圧Ｖｌｌｒ（９１が出
力され、デジタル出力端子（１２−ｉ） （１−１〜
４）には低電位基準電圧ＡＶ、５（１υが出力される。
ｉ＝１〜５）“！（”の場合、インバータ・ゲート（１
）により出力は反転されＬ″となり、ＰチャネルＭＯ３
）ランジスタ（４）のゲートとＮチャネルＭＯ５）ラン
ジスタ（５）のゲートに入り、ＮチャネルＭＯ３）ラン
ジスタ（５）はオフ状態、ＰチャネルＭＯ３）ランジス
タ（４）はオン状態で、高電位基準電圧Ｖ□、（９）が
、デジタル出力端子（１２−１）（ｉ＝１〜５）に出力
される。また逆にデジタル入力ＤＡＴＡｉ（＋＝１〜５
）が“Ｌ”の場合、インバータ・ゲート（１）の出力は
“Ｈ”となり、ＰチャネルＭＯ３）ランジスタ（４）は
オフ状態、ＮチャネルＭＯＳトランジスタ（５）はオン
状態で、低電位基準電圧ＡＶｓｓＱυがデジタル出力端
子（１２−ｉ）（ｉ−１〜５）に出力される。デジタル
入力ＤＡＴＡ５が１Ｈ″で、他のデジタル入力ＤＡＴＡ
１（１−１〜４）が“Ｌ″の場合、デジタル出力端子
（１２−５）には、高電位基準電圧Ｖｌｌｒ（９１が出
力され、デジタル出力端子（１２−ｉ） （１−１〜
４）には低電位基準電圧ＡＶ、５（１υが出力される。
この時、高電位基準電圧Ｖ。２（９）と低電位基準電圧
ＡＶｓｓＱＤとの間の電位差をＥ８１合成抵抗を２１と
すると、変換電圧出力端子０１と低電位基準電圧ＡＶｓ
ｓＱＤとの間の抵抗はＺ −Ｚｌ となり、電位差一・
Ｅｌが生じる。次いでデジタル入力ＤＡＴＡ１と５が“
Ｈｏで、他のデジタル人力ＤＡＴＡｉ（ｉ−２〜４）が
“Ｌ”の場合、デジタル出力端子（１２−１，５＞には
高電位基準電圧■□２（９）が出力され、デジタル出力
端子（１２−１）（ｉ＝２〜４）には低電位基準電圧Ａ
Ｖ ｓ ｓαυが出力される。この時、高電位基準電
圧Ｖｍｉｒ＋９１と低電位基準電圧ＡＶ ｓ ｓ （９
１との間の電位差をＥ２１合成抵抗をＺｔ とすると、
変換電圧出力端子ａＳと、低電位基準電圧αυじる。よ
って、デジタル入力ＤＡＴＡ５を上位ビット、デジタル
入力ＤＡＴＡ Ｉを下位ビットとすれば（デジタル入力
ＤＡＴＡ）Ｘ （高電位基準電圧■□２−低２−基準電
圧ＡＶｓｓ）＋３２の電位を変換電圧出力Ｏ１と低電位
基準電圧ＡＶｓｓ端子αυとの間に生じる、デジタル・
アナログ変換回路装置として動作する。
ＡＶｓｓＱＤとの間の電位差をＥ８１合成抵抗を２１と
すると、変換電圧出力端子０１と低電位基準電圧ＡＶｓ
ｓＱＤとの間の抵抗はＺ −Ｚｌ となり、電位差一・
Ｅｌが生じる。次いでデジタル入力ＤＡＴＡ１と５が“
Ｈｏで、他のデジタル人力ＤＡＴＡｉ（ｉ−２〜４）が
“Ｌ”の場合、デジタル出力端子（１２−１，５＞には
高電位基準電圧■□２（９）が出力され、デジタル出力
端子（１２−１）（ｉ＝２〜４）には低電位基準電圧Ａ
Ｖ ｓ ｓαυが出力される。この時、高電位基準電
圧Ｖｍｉｒ＋９１と低電位基準電圧ＡＶ ｓ ｓ （９
１との間の電位差をＥ２１合成抵抗をＺｔ とすると、
変換電圧出力端子ａＳと、低電位基準電圧αυじる。よ
って、デジタル入力ＤＡＴＡ５を上位ビット、デジタル
入力ＤＡＴＡ Ｉを下位ビットとすれば（デジタル入力
ＤＡＴＡ）Ｘ （高電位基準電圧■□２−低２−基準電
圧ＡＶｓｓ）＋３２の電位を変換電圧出力Ｏ１と低電位
基準電圧ＡＶｓｓ端子αυとの間に生じる、デジタル・
アナログ変換回路装置として動作する。
従来の半導体集積回路装置では、そのデジタル・アナロ
グ変換回路は以上のように構成されており、高電位基準
電圧■□、（９）と、低電位基準電圧ＡＶ５．端子αυ
との間に電位差が生じれば、デジタル入力Ｄ Ａ Ｔ
Ａ ＋７１の値によって常にデジタルからアナログへ変
換された値を変換電圧出力端子ＯＩと低電位基準電圧Ａ
ＶｓｓＱＤとの間に出力しているという課題があった。
グ変換回路は以上のように構成されており、高電位基準
電圧■□、（９）と、低電位基準電圧ＡＶ５．端子αυ
との間に電位差が生じれば、デジタル入力Ｄ Ａ Ｔ
Ａ ＋７１の値によって常にデジタルからアナログへ変
換された値を変換電圧出力端子ＯＩと低電位基準電圧Ａ
ＶｓｓＱＤとの間に出力しているという課題があった。
この発明は、上記のような課題を解消するためになされ
たもので、使用しない時は、出力を出さない半導体集積
回路装置を得ることを目的とする。
たもので、使用しない時は、出力を出さない半導体集積
回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置中のデジタル・アナ
ログ変換回路は、高電位電圧Ｖ ＩＩＥＦ出力高出チャ
ネルＭＯ３）ランジスタのゲートには、ＮＡＮＤゲート
、低電位電圧Ａ Ｖ ｓ ｓ出力用ＮチャネルＭＯ３）
ランジスタのゲートには、ＮＯＲゲートを、デジタルＤ
ＡＴＡｉ （ｉ＝１〜５）との間に有し、前記ＮＡＮ
Ｄゲートと、ＮＯＲゲートを制御する為のインバータゲ
ートと、制御信号を有したものである。
ログ変換回路は、高電位電圧Ｖ ＩＩＥＦ出力高出チャ
ネルＭＯ３）ランジスタのゲートには、ＮＡＮＤゲート
、低電位電圧Ａ Ｖ ｓ ｓ出力用ＮチャネルＭＯ３）
ランジスタのゲートには、ＮＯＲゲートを、デジタルＤ
ＡＴＡｉ （ｉ＝１〜５）との間に有し、前記ＮＡＮ
Ｄゲートと、ＮＯＲゲートを制御する為のインバータゲ
ートと、制御信号を有したものである。
この発明においては、制御信号により、デジタルＤＡＴ
Ａｉ（ｉ＝１〜５）の値を出力させない。
Ａｉ（ｉ＝１〜５）の値を出力させない。
以下、この発明を図について説明する。第１図はこの発
明の一実施例による半導体集積回路のデジタル・アナロ
グ変換回路を示す回路図であり１、図において、（１１
はインバータ・ゲート、（３）はＮＯＲゲートで、入力
には制御信号ＣＮＴＬが接続されている。インバータ・
ゲートｆｉｌの出力にはＮＡＮＤゲート（２）が接続さ
れ、ＮＡＮＤゲート（２）と、ＮＯＲゲート（３）の入
力には、デジタルＤＡＴＡｉ（ｉ＝１〜５）が接続され
ている。ＮＡＮＤゲート（２）の出力には、Ｐチャネル
ＭＯ３Ｉ−ランジスタ（４）のゲートが接続され、Ｐチ
ャネルＭＯＳトランジスタ（４）のソースには、高電位
基準電圧Ｖ＋＋ｔｙ（９）が接続され、ドレインには、
ＮチャネルＭＯＳトランジスタ（５）のドレインと抵抗
２ Ｒ（６１が接続されている。ＮチャネルＭＯ３）ラ
ンジスタ（５）のゲートには、ＮＯＲゲート（３）の出
力が接続され、ＮチャネルＭＯ３Ｉ−ランジスタ（５）
のソースには、低電位基準電圧ＡＶｓｓＱＤが接続され
ている。抵抗２Ｒ（６）の他端には、抵抗Ｒ（６）が接
続され、抵抗Ｒ（６）の他端には、抵抗２ Ｒ（６１と
抵抗Ｒ（６）が接続されている。またラダー抵抗（６）
の下端には、低電位基準電圧ＡＶ、、Ｑυが接続され、
上端には、変換電圧出力端子Ｑｌが接続されている。
明の一実施例による半導体集積回路のデジタル・アナロ
グ変換回路を示す回路図であり１、図において、（１１
はインバータ・ゲート、（３）はＮＯＲゲートで、入力
には制御信号ＣＮＴＬが接続されている。インバータ・
ゲートｆｉｌの出力にはＮＡＮＤゲート（２）が接続さ
れ、ＮＡＮＤゲート（２）と、ＮＯＲゲート（３）の入
力には、デジタルＤＡＴＡｉ（ｉ＝１〜５）が接続され
ている。ＮＡＮＤゲート（２）の出力には、Ｐチャネル
ＭＯ３Ｉ−ランジスタ（４）のゲートが接続され、Ｐチ
ャネルＭＯＳトランジスタ（４）のソースには、高電位
基準電圧Ｖ＋＋ｔｙ（９）が接続され、ドレインには、
ＮチャネルＭＯＳトランジスタ（５）のドレインと抵抗
２ Ｒ（６１が接続されている。ＮチャネルＭＯ３）ラ
ンジスタ（５）のゲートには、ＮＯＲゲート（３）の出
力が接続され、ＮチャネルＭＯ３Ｉ−ランジスタ（５）
のソースには、低電位基準電圧ＡＶｓｓＱＤが接続され
ている。抵抗２Ｒ（６）の他端には、抵抗Ｒ（６）が接
続され、抵抗Ｒ（６）の他端には、抵抗２ Ｒ（６１と
抵抗Ｒ（６）が接続されている。またラダー抵抗（６）
の下端には、低電位基準電圧ＡＶ、、Ｑυが接続され、
上端には、変換電圧出力端子Ｑｌが接続されている。
次に動作について説明する。制御信号ＣＮＴＬ（８）が
Ｈ″の場合インバータ・ゲートａυの出力は“Ｌ ”と
なりデジタルＤＡＴＡｉ（ｉ−１〜５）がいかなる値で
あってもＮＡＮＤゲート（２）の出力は“Ｈ″となり、
ＰチャネルＭＯ５Ｉ−ランジスタ（４）はオフ状態であ
る。また、ＮＯＲゲート（３）の出力は、デジタルＤＡ
ＴＡ ｉ （ｉ ＝ １〜５）にかかわらず“Ｌ ”
で、ＮチャネルＭＯ３Ｉ−ランジスタ（５）はオフ状態
となり、デジタルＤＡＴＡ出力端子（１２−１）（ｉ
＝ １〜５）は、高インピーダンス状態となるので変換
電圧出力端子α１と低電位基準電圧ＡＶｏ端子０υとの
間には電位差は生じない０次に、制御信号ＣＮ Ｔ Ｌ
（８１が“Ｌｌの場合インバータ・ゲート（１）の出
力は“Ｈ″となり、デジタルＤＡＴＡｉ （ｉ＝１〜
５）が′Ｌ′の時、ＮＡＮＤゲート（２）の出力は“Ｈ
′となり、ＰチャネルＭＯＳトランジスタ（４）はオフ
状態となるが、ＮＯＲゲ−ト（３１の出力は“Ｈ”とな
り、ＮチャネルＭＯＳトランジスタ（５）はオン状態と
なり、デジタルＤＡＴＡ出力端子（１２−１）（ｉ ＝
１〜５ンば、低電位基準電圧ＡＶ、αυが出力される
。また、逆にデジタルＤＡＴＡｉ（ｉ＝１〜５）が１Ｈ
”の時、ＮＯＲゲート（３）の出力はＬ１となりＮチャ
ネルＭＯ５）ランジスタ（５）はオフ状態となるが、Ｎ
Ａ、 ＮＤアゲート２）の出力は１Ｌ”となり、Ｐチ
ャネルＭＯＳトランジスタ（４）がオン状態となり、デ
ジタルＤＡＴＡ出力端子（１２−ｉ）（＋ ＝ １〜５
）には、高電位基準電圧■□、（９）が出力される。
Ｈ″の場合インバータ・ゲートａυの出力は“Ｌ ”と
なりデジタルＤＡＴＡｉ（ｉ−１〜５）がいかなる値で
あってもＮＡＮＤゲート（２）の出力は“Ｈ″となり、
ＰチャネルＭＯ５Ｉ−ランジスタ（４）はオフ状態であ
る。また、ＮＯＲゲート（３）の出力は、デジタルＤＡ
ＴＡ ｉ （ｉ ＝ １〜５）にかかわらず“Ｌ ”
で、ＮチャネルＭＯ３Ｉ−ランジスタ（５）はオフ状態
となり、デジタルＤＡＴＡ出力端子（１２−１）（ｉ
＝ １〜５）は、高インピーダンス状態となるので変換
電圧出力端子α１と低電位基準電圧ＡＶｏ端子０υとの
間には電位差は生じない０次に、制御信号ＣＮ Ｔ Ｌ
（８１が“Ｌｌの場合インバータ・ゲート（１）の出
力は“Ｈ″となり、デジタルＤＡＴＡｉ （ｉ＝１〜
５）が′Ｌ′の時、ＮＡＮＤゲート（２）の出力は“Ｈ
′となり、ＰチャネルＭＯＳトランジスタ（４）はオフ
状態となるが、ＮＯＲゲ−ト（３１の出力は“Ｈ”とな
り、ＮチャネルＭＯＳトランジスタ（５）はオン状態と
なり、デジタルＤＡＴＡ出力端子（１２−１）（ｉ ＝
１〜５ンば、低電位基準電圧ＡＶ、αυが出力される
。また、逆にデジタルＤＡＴＡｉ（ｉ＝１〜５）が１Ｈ
”の時、ＮＯＲゲート（３）の出力はＬ１となりＮチャ
ネルＭＯ５）ランジスタ（５）はオフ状態となるが、Ｎ
Ａ、 ＮＤアゲート２）の出力は１Ｌ”となり、Ｐチ
ャネルＭＯＳトランジスタ（４）がオン状態となり、デ
ジタルＤＡＴＡ出力端子（１２−ｉ）（＋ ＝ １〜５
）には、高電位基準電圧■□、（９）が出力される。
なお上記実施例では、相補型ＭＯＳ出力回路を示したが
、これをＮＯＲゲート＋３１．ＮチャネルＭＯ３）ラン
ジスタを除き、Ｐチャネルオーブンドレインとしたり、
また、インバータｆｌｌ、ＮＡＮＤゲート＋２１．Ｐチ
ャネルＭＯ３）ランジスタ（４）を除いて、Ｎチャネル
オープンドレインとしてもよく、上記実施例と同様の効
果を奏する。
、これをＮＯＲゲート＋３１．ＮチャネルＭＯ３）ラン
ジスタを除き、Ｐチャネルオーブンドレインとしたり、
また、インバータｆｌｌ、ＮＡＮＤゲート＋２１．Ｐチ
ャネルＭＯ３）ランジスタ（４）を除いて、Ｎチャネル
オープンドレインとしてもよく、上記実施例と同様の効
果を奏する。
以上のようにこの発明によれば、基準電圧出力用両ＭＯ
ＳトランジスタとデジタルＤＡＴＡ １（ｉ＝１〜５）
との間に、出力制御用の信号インバータゲート（１１，
ＮＡＮＤゲート＋２１．ＮＯＲゲート（３）を有したの
で、デジタルＤＡＴＡｉ（ｉ＝１〜５）をデジタルＤＡ
ＴＡ出力端子（１２−ｉ）（ｉ＝１〜５）に出さない効
果がある。
ＳトランジスタとデジタルＤＡＴＡ １（ｉ＝１〜５）
との間に、出力制御用の信号インバータゲート（１１，
ＮＡＮＤゲート＋２１．ＮＯＲゲート（３）を有したの
で、デジタルＤＡＴＡｉ（ｉ＝１〜５）をデジタルＤＡ
ＴＡ出力端子（１２−ｉ）（ｉ＝１〜５）に出さない効
果がある。
第１図は、この発明の一実施例による半導体集積回路装
置のデジタル・アナログ変換回路を示す回路図、第２図
は従来の半導体集積回路装置のデジタル・アナログ変換
回路を示す回路図である。 図において、（１１はインバータ・ゲート、（２）はＮ
ＡＤＡゲート、（３）はＮＯＲゲート、（４）はＰチャ
ネルＭＯＳトランジスタ、（５）はＮチャネルＭＯＳト
ランジスタ、（６）は抵抗、（７）はデジタルＤ Ａ、
Ｔ Ａ ｉ（＋＝１〜５）人力４子、（８）ハ制御ｎ
信号ｃＮＴＬ入力端子、（９）は高電位電圧Ｖ １１１
１！Ｆ入力端子、Ｑｌは変換電圧出力端子、θυは低電
位電圧Ａｖｏ入力端子、（１２−１）（ｉ ＝ １〜５
）は、デジタルＤＡＴＡ出力端子である。 なお、図中同一符号は同一また相当部分を示す。 代理人 大 岩 増 雄 第１図 ＋ Ｐ＋τネルＸ７５１クンジスタ ５ Ｎ＋↑ネル−’１０ｓ ）ランジズタ第２図 ダ １、事件の表示 特願昭６３−１０１７２８号２、
発明の名称 半導体集積回路装置 ３、補正をする者 代表者 志 岐 守 哉 ５、 補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の欄、
および図面の簡単な説明の欄。 ６、補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２）明細書の第３頁第１８行にｒＺ−ＺＩＪとあるの
を「２・ｚｔ Ｊに訂正する。 （３）明細書の第９頁第１５行から第１６行にｒ ＮＡ
ＤＡゲート、」とあるのをｒ ＮＡＮＤゲート、」に訂
正する。 ７、 添付書類の目録 （１）訂正後の特許請求の範囲を記載した書面−１通 以上 特許請求の範囲 半導体集積回路のデジタル・アナログ変換回路において
、デジタルＤＡＴＡ入力端子と、アナログ電圧出力用Ｃ
ＭＯＳトランジスタとの間に、出力制御用回路を有し、
アナログ電圧出力をＯｖにすることを特徴とする半導体
集積回路装置。
置のデジタル・アナログ変換回路を示す回路図、第２図
は従来の半導体集積回路装置のデジタル・アナログ変換
回路を示す回路図である。 図において、（１１はインバータ・ゲート、（２）はＮ
ＡＤＡゲート、（３）はＮＯＲゲート、（４）はＰチャ
ネルＭＯＳトランジスタ、（５）はＮチャネルＭＯＳト
ランジスタ、（６）は抵抗、（７）はデジタルＤ Ａ、
Ｔ Ａ ｉ（＋＝１〜５）人力４子、（８）ハ制御ｎ
信号ｃＮＴＬ入力端子、（９）は高電位電圧Ｖ １１１
１！Ｆ入力端子、Ｑｌは変換電圧出力端子、θυは低電
位電圧Ａｖｏ入力端子、（１２−１）（ｉ ＝ １〜５
）は、デジタルＤＡＴＡ出力端子である。 なお、図中同一符号は同一また相当部分を示す。 代理人 大 岩 増 雄 第１図 ＋ Ｐ＋τネルＸ７５１クンジスタ ５ Ｎ＋↑ネル−’１０ｓ ）ランジズタ第２図 ダ １、事件の表示 特願昭６３−１０１７２８号２、
発明の名称 半導体集積回路装置 ３、補正をする者 代表者 志 岐 守 哉 ５、 補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の欄、
および図面の簡単な説明の欄。 ６、補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２）明細書の第３頁第１８行にｒＺ−ＺＩＪとあるの
を「２・ｚｔ Ｊに訂正する。 （３）明細書の第９頁第１５行から第１６行にｒ ＮＡ
ＤＡゲート、」とあるのをｒ ＮＡＮＤゲート、」に訂
正する。 ７、 添付書類の目録 （１）訂正後の特許請求の範囲を記載した書面−１通 以上 特許請求の範囲 半導体集積回路のデジタル・アナログ変換回路において
、デジタルＤＡＴＡ入力端子と、アナログ電圧出力用Ｃ
ＭＯＳトランジスタとの間に、出力制御用回路を有し、
アナログ電圧出力をＯｖにすることを特徴とする半導体
集積回路装置。
Claims (1)
- 半導体集積回路のデジタル・アナログ変換回路において
、デジタルＤＡＴＡ入力端子と、アナログ電圧出力用Ｃ
ＭＯＳトランジスタとの間に、出力制御用回路を有し、
アナログ電圧出力インピーダンスにすることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10172888A JPH01272325A (ja) | 1988-04-25 | 1988-04-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10172888A JPH01272325A (ja) | 1988-04-25 | 1988-04-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01272325A true JPH01272325A (ja) | 1989-10-31 |
Family
ID=14308342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10172888A Pending JPH01272325A (ja) | 1988-04-25 | 1988-04-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272325A (ja) |
-
1988
- 1988-04-25 JP JP10172888A patent/JPH01272325A/ja active Pending
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