JPH01212030A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業との利用分前〕 この発明は、半導体集積回路装置、特にデジタル・アナ
ログ変換回路に関するものである。

〔従来の技術〕

第２図は、従来の５ビットＲ−２Ｒ方式デジタル・アナ
ログ変換回路を示す図であり、図において、（１）はイ
ンバータ・ゲートであり、インバータ・ゲー｝　（１）
の入力には、デジタルＤＡＴＡ　ｉ　（　ｉ　＝’：１
〜５）が接続され、インバータ・ゲート《１》の出力に
は、ＰチャネルＭＯＳ　トランジスタ（２》のゲートと
ＮチャネルＭＯＳ　トランジスタ（３》のゲートが接続
されている。

また、ＰチャネルＭＯＳ　トランジスタ（２》のソース
には、高電位基準電圧端子Ｖ北，　（７）か接続され、
ＰチャネルＭＯＳ　トランジスタのドレインには、Ｎチ
ャネルＭＯＳ　トランジスタ（３》のドレインと、抵抗
２Ｒ（４）か接続されている。また、ＮチャネルＭＯＳ
　トランジスタ《３》のソースには、低電位基準電圧（
９》が接続されている。また抵抗２Ｒ（４）の他端には
、抵抗Ｒ（４》が接続されている。また、ラダー抵抗（
４》の両端には、変換電圧出力端子《８》と、低電位基
準電圧ＡＶ，，端子《旬が接続されている。

次に動作について説明する。デジタル入力ＤＡＴＡｉ（
ｉ＝１〜５）が′ピの場合インバータ・ゲート（１）に
より出力は反転され゜ビとなり、ＰチャネルＭＯＳ　ト
ランジスタ（２》のゲートと、ＮチャネルＭＯＳトラン
ジスタ《３》のゲートに入り、ＮチャネルＭＯＳトラン
ジスタ《３）はオフ状態、ＰチャネルＭＯＳ　トランジ
スタ（２）はオン状態で、高電位基準電圧ＶＲＩＥＦ　
（７３が、デジタル出力端子（１０−ｉ）（ｉ＝１〜５
）に出力される。また逆に、デジタル入力ＤＡＴＡｉ　
（ｉ　＝１〜５）が°Ｌ′の場合、インバータ・ゲート
（１＞の出力は百となり、ＰチャネルＭＯ３）ランリス
タ（２）はオフ状態、ＮチャネルＭＯＳトランジスタ（
３）はオン状態で、低電位基準電圧ＡＶｓｓ　（９）が
、デジタル出力端子（１０−ｉ）（ｉ＝ｘ〜５）に出力
される。デジタル入力ＤＡＴＡ５が°Ｈ°で、他のデジ
タル入力ＤＡＴＡ　ｉ　（ｉ＝１〜４）が°ビの場合、
デジタル出力端子（１０−５）には高電位基準電圧ＶＲ
Ｉ！Ｆ　（７）が出力され、デジタル出力端子（ｉｏ−
ｉ）（ｉ＝１〜４）ニは低電位基準電圧ＡＶｓｓ　（９
）が出力される。この時、高電圧基準電圧ＶＲＩＥＦ　
（’）と低電位基準電圧ＡＶｓｓ（９）との間の電位差
ｒｔＥ、、合成抵抗を２．とすると、変換”ｔｌｌ比出
力端子８）と、低電位基準電圧ＡＹ　ｓ　ｓ　（９）と
の間の抵抗は２　Ｚ、となり、電位差Ｉ　Ｅ、か生じる
。次いで、デジタル入力ＤＡＴＡ１ト５力ｍヒテ他ノテ
シタル入力ＤＡＴＡｉ（ｉ＝２〜４）が＠ビの場合、デ
ジタル出力端子（１ｏ−１，５）には高電位基準電圧Ｖ
ＲＩＥＦ　（７３が出力され、デジタル出力端子（ｘｏ
−ｉ　）（ｉ＝ｚ〜４）　ニは低電位基準電圧ＡＶｓｓ
（９）・が出力される。この時、高電位基準電圧ＶＲＢ
Ｆ　（７）と、低電位基準電圧ＡＶｓｓ　（９）との間
の電位差をＥ７、合成抵抗を２１とすると、変換電圧出
力端子（８）と低電位電位差…Ｅ！が生じる。よって、
デジタル人力ＤＡＴＡ　ｓを上位ビット、デジタル入力
ＤＡＴＡ　１を下位ビットとすれば、（デジタル入力Ｄ
ＡＴＡ）×Ｃ高電位基準電圧ＶＲＥＦ−低電位基準電圧
ＡＶｓｓ　）　＋３２の電位を変換電圧出力（８）と低
電位基準電圧Ａｖｓｇ端子（９）との間に生じる、デジ
タル・アナログ変換回路として動作する。

〔発明が解決しようとする課１〕 従来の半導体集積回路装置では、そのデジタル・アナロ
グ変換回路は以上のように構成されており、高電位基準
電圧ＶＲＥＦ　（７）と低電位基準電圧ＡＶｓ。

（９）との間に電位差が生じれば、デジタル入力ＤＡＴ
Ａ（６）の値によって、常にデジタルからアナログへ変
換された値を変換電圧出力端子（８）と低電位基準電圧
ＡＶｓｓ　（９）との間に出力しているという問題点が
あった。

この発明は、上記のような問題点を解消するためになさ
れたもので、使用しない時は、出力を出さない半導体集
積回路装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路装置中のデジタル・アナ
ログ変換回路は、変換電圧出力端子（８）と、低電位基
準電圧入力端子（９）との間に、トランスミッションゲ
ートク５）を接続したものである。

〔作用〕

この発明においては、トランス夫ツションゲート（５）
により変換電圧出力端子（８）と低電位基準電圧入力端
子（９）との間を高インピーダンス状態にする。

・〔発明の実施例〕 以下この発明のデジタル・アナログ変換回路における一
実施例を示す。第１図において、（ｌ）はインバータ・
ゲートで入力にはデジタルＤＡＴＡ　１（ｉ＝１〜５）
が接続され、出力には、ＰチャネルＭＯ８）ランリスタ
（２）のゲートと、ＮチャネルＭＯＳトランジスタ（３
）のゲートが接続されている。ＰチャネルＭＯＳトラン
ジスタ（２）のソースには、高電位基準電圧ＶＲＥＦ　
（７）が接続され、ドレインには、ＮチャネルＭＯ８）
ランリスタ（３）のドレインと抵抗２Ｒ（４）が接続さ
れている。ＮチャネルＭＯ５トランジスタ（３）のソー
スには低電位基準電圧ＡＶｓｓ　（９）が接続されてい
る。抵抗２Ｒ（４）の他端には、抵抗Ｒ（４）が接続さ
れ、抵抗Ｒ（４）の他端には、抵抗２ｆｔ（４）と抵抗
Ｒ１（４）が接続されている。またラダー抵抗（４）の
下端には、低電位基準電圧ＡＶｓｓ（９）が接続され、
上端にはトランスミッションゲート（５）が接続され、
トランスミッションゲート（５）のＰチャネルＭＯ５）
ランリスタのゲートには、ＣＮＴＬ信号が接続され、Ｎ
チャネルＭＯ５）ランリスタのゲートには、ＣＮＴＬ信
号が接続されている。トランスミッションゲート（５）
の出力には、変換電圧出力端子（８）が接続されている
。

次に動作について説明する。制御信号ＣＮＴＬが７、Ｉ
Ｉ　　の場合、°トランスミッションゲート（５）はオ
フ状態で、デジタル人力ＤＡＴＡ　ｉ　（ｉ＝１〜５）
や、高電位基準電圧（７）がいかなる値であっても変換
電圧出力端子（８）と、低電位基準電圧（９）との間は
、高インピーダンスとなる。

次に、制御信号ＣＮＴＬが＠Ｈゝの場合、トランスミッ
ションゲート（６）は、オン状態となり、以下、従来技
術の作用、動作は同じである０ なお、上記実施例では、トランスミッションゲ−）　（
５）に相補型ＭＯ５）ランリスタを用いて説明したが、
これをＰチャネルＭＯ５トランジスタを除き、Ｎチャネ
ルＭＯ８）ランリスタだけとしたり、また、逆にＮチャ
ネルＭＯ５）ランリスタを除き、ＰチャチルＭＯ５）ラ
ンリスタだけとしてもよく上記実施例と同様の効果を奏
する。

〔発明の効果〕

以上のようにこの発明によれば、変換電圧出力端子（８
）と、低屯位基準這圧ＡＶｓｓ端子（９）との間に、ト
ランス２ツシヨンゲート（５７を有したので、変換電圧
出力端子（８）と低電位基準電圧ＡＶｓ８端子（９）間
は、高インピーダンス状態にできる効果がある。

【図面の簡単な説明】

第１図は仁の発明の一実施例による半導体集積回路装置
のデジタル・アナログ変換回路を示す回路図、第２図は
従来の半導体集積回路装置のデジタル・アナログ変換回
路を示す回路図である。 図において、（ｌ）はインバータ・ゲート、（２）はＰ
チャネルＭＯＳトランジスタ、（３）はＮチャネルＭＯ
Ｓトランズスタ、４は抵抗、（５）はトランスミッショ
ンゲート、（６）はデジタルＤＡＴＡｉ　（ｉ＝１〜５
）、（７）は高電位基準電圧ＶＲｔＦ端子、（８）は変
換電圧出力端子、（９）は低電位基準電圧ＡＶｓｓ端子
、（１（ｌはデジタル出力端子である。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 半導体集積回路のデジタル・アナログ変換回路（Ｒ−２
   Ｒ方式）において、変換電圧出力端子と、低電位基準１
   位入力端子との間に接続された、ＣＭＯＳトランジスタ
   を有し、上記端子間を、制御信号によつて高インピーダ
   ンス状態にすることを特徴とする半導体集積回路装置。