JPH01267739A

JPH01267739A - デイジタル演算処理装置

Info

Publication number: JPH01267739A
Application number: JP63095621A
Authority: JP
Inventors: Tomio Chiba; 千葉　富雄; Mitsuyasu Kido; 三安城戸; Hiroyuki Kudo; 博之工藤; Yoshiaki Matsui; 義明松井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-20
Filing date: 1988-04-20
Publication date: 1989-10-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル演算処理装置に係り、特に、装置不
良解析のためにデータ及び主制御信号をある一定期間記
憶するＮ　Ｖ　ＲＡ　Ｍ　（Ｎｏｎ　Ｖｏｌａｔｉｌｅ
Ｓｔａｔｉｃ　Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ　−Ｓ　ＲＡ　Ｍ　　と電気的に書替え可能な不揮
発性メモリＥＥＰＲＯＭ内蔵）を備え、装置不良検出時
に上記したデータ及び主制御信号をＥＥ？ＲＯＭに一括
記憶するようにして不良解析を容易にするディジタル演
算処理装置に関する。

〔従来の技術〕

従来の装置は、特願昭６２−７２３０５に記載のように
、演算処理部（ＣＰＵ）、プログラムメモリ（ＲＯＭ）
、データメモリ（ＲＡＭ）、入出力部（アナログ入力部
、ディジタル入出力部）及び係数設定部より構成されて
いる。しかし、不良解析のためのメモリは持っていない
、また、信頼度向上策としては、昭和５６年電気学会全
国大会尚１１０２に記載のように、各種の点検及び監視
手法が実施され、各項目ごとにチエツク結果をＬＥＤ等
に表示するようにしている。

〔発明が解決しようとする課題〕

上記従来技術は、公知例（昭和５６年電気学会全国大会
ＮＱ１１０２）に記載のごとく、ハードブロックごとに
各種の不良検出を行っている。そして、この不良検出で
検出できた場合には、その結果のみを表示ランプ（ＬＥ
Ｄ）等に表示するようにしている。

しかし、これらの手法のみでは（１）不良に至るまでの経緯を把握することができない
。

（２）上記不良検出で検出できずに、処理装置（ＣＰＵ
）が突然ストップしたり、ぼう走したり、データ誤り等
により誤った判定（演算）出力を出力した場合等には対
応することができない。

（３）不良解析を行なおうとした場合にも、その不良発
生直前のデータ及び制御信号の状態を把握することがで
きず、推測の域を脱することができないケースが非常に
多く、その対策が困難。

などの欠点があった。

本発明の目的は、従来技術の欠点を克服し、公知の不良
検出手段により不良を検出したとき、保護リレーの場合
などは動作出力を出力したとき及び電源断のときなどに
、これまでＮＶＲＡＭ中のＳＲＡＭに記憶していた一定
期間のデータ、主制御信号、不良検出項目の内容をＮＶ
ＲＡＭ中のＥＥＰＲＯＭに一括記憶するようにして、こ
のデータをもとに不良解析を行うようにして、ハード不
良の早期発見、不良の早期原因究明及びその早期対策を
容易にすることにある。

〔課題を解決するための手段〕

上記目的は、（１）スタティックランダムアクセスメモリ（ＳＲＡＭ
）と電気的に書換え可能な不揮発性メモリ（ＥＥＰＲＯ
Ｍ）を１チップに集積したメモリＮＶＲＡＭ（Ｎｏｎ　
ｖｏｌａｔｉｌｅ　Ｓ　ＲＡＭ）　　を備え、（２）普
段は通常のＳＲＡＭとして使用し、入力データ、演算結
果、主制御信号をある一定期間記憶し、装置不良検出時
などに上記ＥＥＰＲＯＭにこれまで記憶していたある一
定期間のデータを高速に一括退避させる。

（３）上記ＮＶＲＡＭを実装したプリント基板（モジュ
ール）を複数備え（複数のプリント基板にＮＶＲＡＭを
実装してそれぞれデータ及び制御信号を記憶する）、こ
れらを相互比較できるようにする。

（４）それぞれのＮＶＲＡＭの内容を装置外部より読み
出せる構成にする。

ことにより、達成される。

〔作用〕上記不揮発性メモリＮ　Ｖ　ＲＡ　Ｍ　（Ｎｏｎ　Ｖｏ
ｌａｔｉｌｅスタティック・ランダム・アクセス・メモ
ＩＪ　）は■　普段は通常の高速スタティックランダム
アクセスメモリ（ＳＲＡＭ）として高速（２０〜３０ｎ
Ｓ）に読み書きができ、 ■　電源断、装置不良検出時、例えば保護リレーの動作
出力時に、これまで記憶していた該ＳＲＡＭの内容をＮ
ＶＲＡＭ中のＥＥＰＲＯＭに一括（全デー夕同時）転送
する。

■　これにより、ある一定期間の複数のオンラインデー
タ、制御信号、不良検出結果を不揮発性メモリＥＥＰＲ
ＯＭに記憶できる。

■　従って、どういう原因あるいはどのようにして動作
出力（例えば、保護リレーでは誤動作出力）が発せられ
たのか、どの時刻で何の不良がどのようにして発生した
かなどを容易に解析することができる。

■　」二記解析は、装置が置かれている場所（現地）で
も可能であるが、上記ＥＥＰＲＯＭの内容を伝送回線（
例えば、電話回線）を介して伝送するようにすれば、現
地に行かなくても、例えば工場。

営業所、研究所等でも不良解析を行うことができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は、本発明を適用する電力用ディジタル保護リレー装
置の機能ブロック構成を示す。

図において、ＩＡ〜ＩＮは送電線の電圧、電流を入力す
る補助電圧及び電流変成器、２Ａ〜２Ｎは高調波除去用
アナログフィルタ、３Ａ〜３Ｎはサンプルホルダー、４
はマルチプレクサ、５はアナログ／ディジタル（Ａ／Ｄ
）変換器、６はセントラル・プロセッシングユニット（
ＣＰＵ）、７はプログラムメモリＲＯＭ、８はデータメ
モリＳＲＡＭ、９は係数設定ユニット（′Ｍｉ定部）、
１０はディジタル入出力部、１１は本発明のために付加
した不揮発性メモリＮ　Ｖ　ＲＡ　Ｍ　（Ｎｏｎｖｏｌ
ａｔｉｌｅ　５ｔａｔｉｃ　ｒａｎｄａｍ　ａｃｃｅｓ
ｓ　ｍｏｍｏｒｙ）である。

この不揮発性メモリＮＶＲＡＭは、前記したように、（１）スタティック・ランダム・アクセス・メモリＳＲ
ＡＭと電気的に書換え可能な不揮発性メモリＥＥＰＲＯ
Ｍを１チップ上に集積したメモリである。

（２）普段は通常のＳＲＡＭとして使用し、不良検出時
等にこれまで記憶していたＳＲＡＭの複数データ及び主
制御信号をＥＥＰＦＩＯＭに一括退避させる（ストア）
ように制御する（第２図の信号ＳＴ）ものである。また
、ＥＥＰＲＯＭの不揮発性データを外部からの信号（第
２図の信号ＲＣ）により、Ｓ　ＲＡ　Ｍ上に復元（リコ
ール）できるものである。

（３）これらの動作は全データ　（全ビット）同時に一
括して行なわれるものである。

（４）また、入力レベルはＴＴＬレベルで、５■単一電
源で動作し、高電圧電源は必要ないものである。

第２図にはＮＶＲＡＭの概要を示す。

第２図において、Ａはアドレスバス、Ｂは双方向性のデ
ータバスであり、第１図のプロセッサ６に接続されるも
のである。また、Ｃはスタティック・ランダム・アクセ
ス・メモリＳＲＡＭ、Ｄは電気的に書替え可能な不揮発
性メモリＥＥＰＲＯＭ、信号線ＳＴはＳＲＡＭの内容を
ＥＥＰＩＩＯＨに転送する制御信号（パル“ス）、信号
線ＲＣはＥＥＰＲＯＭの内容をＳＲＡＭに転送する制御
信号（パルス）であり、後で詳細を示すが、ある一定幅
のパルス信号である。

次に、第３図を用いて、ＮＶＲＡＭの制御例及びその周
辺回路の制御例について説明する。

第３図におイテ、１ｏｏはＮｖＲＡＭ、１０１は双方向
性バッファ、１０２はアドレスセレクタ、１０３はアド
レスジェネレータ、１０４及び１０５はＯＲ（論理和）
ゲート、１ｏ６はワンショットタイマ、１０７はＯＲゲ
ート、１０８及び１０９はＡＮＤ（論理積）ゲート、１
１０はラッチ回路、１１１はＮＶＲＡＭのチップセレク
ト（３百′）及びライト（書込み）イネーブル（ＷＥ’
）信号発生回路、１１２は通信用インターフェイスアダ
プタ、１１３は通信インターフェイス（ＲＳ　−２３２
Ｃ）である。

以下、ＮＶＲＡＭの制御法、すなわち、データ、主制御
信号及び不良検出フラグの記憶例について述べる。

通常は、第１図のプロセッサ６を用い、第３図のアドレ
スバス及びデータバスを用い、１０１のデータバッファ
、１０２のアドレスセレクタを介してデータ及び主制御
信号をＮＶＲＡＭ１００の中のＳＲＡＭに記憶する。こ
のときのＮＶＲＡＭへのチップセレフト信号τ百、ライ
トイネーブル信号ＷＥはタイミング発生制御回路１１１
で作製し、ＮＶＲＡＭに与える。

図中の■はデータ以外の制御信号、不良検出フラグ等で
あり、これらの制御信号及び不良検出フラグもデータと
一緒にＮＶＲＡＭに記憶するものである。制御信号の例
としては、例えば、アドレスバス情報、上記τ百及びＷ
Ｅ、サンプリング同期信号９割迷信号、クロック信号な
どがある。

また、不良検出フラグとしては１例えば公知例の入力回
路、演算回路、メモリ、整定、トリップ回路、制御電源
、システム全体のチエツク結果などがある。

次に、不良検出時あるいは、リレー動作出力発生時のデ
ータの記憶例について述べる。

第３図１０７の複数人力■〜Ｏは公知の不良検出結果及
びリレー動作出力である。これらのうちの１つでも発生
したなら、１０６のワンショットタイマー回路を駆動し
、ＯＲゲート１０４を介り、１”ＮＶＲＡＭ　Ｉ　ＯＯ
中のＳＲＡＭの内容をＥＩＥＰＲＯＭに一括転送するパ
ルス信号ＳＴを発する。

一方、ＯＲゲート１０７の出力（不良検出結果）を１１
０のラッチ回路でラッチし、この信号によりタイミング
発生回路１１１から発せられるで百′（チップセレクト
信号）、ＷＥ’（書込みパルス）をＡＮＤゲート１０８
，１０９を用いてインヒビット（禁止）するようにする
。これは、不良検出と同時に、データ及び制御信号の記
憶をやめるためのものである。

以上の説明は、不良が検出されたときに、自動的に、Ｓ
ＲＡＭの内容をＥＥＰｎＯＭに転送する例について述べ
たが、第１図のプロセッサ６が正常に動作しているとき
には、第３図のタイミング発生回路１１１よりの信号（
イ）でＳＴ倍信号発するようにしてもよいものであるこ
とは言うまでもない。

次に、ＥＥＩＲＯＭの内容をＳＲＡＭに復元して、この
データを読み出して解析する例について述べる。

データを復元するには、第３図のＮｌ／ＲＡＭ１００に
対して、ＯＲゲート１０５の出力、すなわち、ＲＣに図
示のようにパルス信号を与えるようにする。このように
すると、ＥＥＰＲＯＭの内容をＳＲＡＭに転送すること
ができる。このようにすれば、後はＮＶＲＡＭにアドレ
スを与えることによりＳＲＡＭの内容を任意に読み出す
ことが理解できる。

復元信号ＲＣを発する方法としては、第１図のプロセッ
サ６を用い、第３図の制御信号（ロ）によっても行うこ
とができることは言うまでもない。

次に外部装置より、上記ＳＴ倍信号ＳＲＡＭの内容をＥ
ＥＰＲＯ阿に転送）及びＲＣ信号（ＥＥＰＲＯＭの内容
をＳＲＡＭに復元）を制御し、データを読み出す例につ
いて述べる。

まず、外部装置よりＳＴ倍信号制御し、ＳＲＡＭの内容
をＥＥＰＲＯＭに転送する例について述べる。

第３図において１通信インターフェイス１１３゜通信用
インターフェイスアダプタ１１２を介して、ＳＴを発す
るための情報を与える。この情報を１１５のフンショッ
トタイマーで所望のＳＴ倍信号ハ）を作りＮＶＲＡＭに
与えるようにする。また、ＲＣ信号の発生もＳＴ倍信号
同様、ワンショットタイマ１１４で所望のパルス（ニ）
を作り、ＮＶＲＡＭに与えるようにする。

次に、ＳＲＡＭの内容を読み出す例について述べる。上
記と同様、１１３及び１１２を介して。

アドレス情報を与え、１０３のアドレスジェネレータで
アドレスを発生するようにする。このとき。

１０２のセレクタは１０３の出力をセレクトするように
制御することは言うまでもない。このようにして、アド
レスを指定することにより、　ＮＶＲＡＭのＳＲＡＭの
内容を読み出すことができる。データは１１２．及び１
１３を介して読み出すものである。

ここで、通信用インターフェイスアダプタ１１２につい
て、第４図を用いてその詳細を述べる。

第４図は通信用インターフェイスアダプタのブロック図
を示す０図において、１１２０はデータバスバッファ、
１１２１は選択及び制御回路。

１１２２は送信部、１１２３は受（８部である。すなわ
ち、この通信用インターフェイスアダプタは、並列シス
テムパスと非同期方式の直列通信データとのインターフ
ェイスを行い、データのフォーマツテイングや１通信デ
ータのエラー検出を行う。

従って、１１２２及び１１２３はデータレジスタ。

シフトレジスタ等を内蔵しているものであることは言う
までもない。

次に、第１図の処理概要を第５図を用いて説明する。図
において、（１）はサンプリングされた送電線の電圧、
電流情報（５０Ｈｚあるいは６０Ｈｚ）である。サンプ
リング間隔はＴである（この値は約１ｍＳ以下の値であ
る）。このような情報が第１図のＡ／Ｄ変換器５でディ
ジタル量に変換される。

図において（２）は、第１図６のＣＰＵ　（プロセッサ
）の処理概要を示す。すなわち、データ入力。

保護リレー演算、自己診断処理、出力処理を毎サンプリ
ング繰り返し実行するものである。（２）において、各
処理の中間あるいは後半の斜線部の処理が本発明のデー
タ及び主制御信号を第１図のＣＰＵ６を用いて、ＮＶＲ
ＡＭＩＩ中のＳＲＡＭに記憶する処理である。（３）は
ＮＶＲＡＭの記憶概要を示すもので、上段がＳＲＡＭ、
下段がＥＥＰＲＯＭである。

すなわち、常時、データ及び制御信号を複数サンプルＮ
ＶＲＡＭのＳＲＡＭに記憶しておく。

不良検出時には前記したように、これまで記憶していた
ＳＲＡＭの内容を同時に−・括ＥＥＰＲＯＭにＳＴ倍信
号制御により転送するものである。また。

）Ｅ　Ｅ　Ｐ　ＲＯＭからＳＲＡＭへのデータの復元も
前記したように、ＲＣ信号の制御により行う。

データ及び制御信号の読み出しは、該Ｓ　ＲＡ　Ｍから
アドレスを指定して読み出すものである。

このデータの読み出しは、第３図で説明したように、第
１図のプロセッサ６で読み出してもよいものである。ま
た、第３図で説明したように、外部装置より通信用イン
ターフェイス回路を介して読み出してもよいものである
。

次に、第１図の処理の概要を第６図のフロー図を用いて
さらに説明する。

第６図において、ステップ１は送電線よりの電圧、＠流
値の入力処理である。これは、第１図のＡ／Ｄ変換器５
の出力を６のＣＰＵが入力し、８のＳＲＡＭに記憶する
ステップである。

ステップ２は本発明の処理ステップであり、入力したデ
ータを１１のＮＶＲＡＭに記憶する。この時、第３図に
示したように、主制御信号、タイミング波形などもデー
タと同時に記憶するようにする。

ステップ３は上記入力したデータをもとに、所定のアル
ゴリズムに従った１例えば、保護リレー演算処理（送電
線のインピーダンス算出演算、電圧・電流の大きさ判定
など）を実行する。

ステップ４では、上記ステップ３の処理の途中のｉＬ算
結果を第１図のＮＶＲＡ旧１に記憶する。この時、対応
する制御信号も併せて記憶するようにする。

ステップ５は、残りの保護リレー演算処理を実行するも
のである。すなわち、ステップ４は、保護リレー演算処
理ステップ３と５の中間に、途中の演算結果をＮ　Ｖ　
ＲＡ　Ｍに記憶するために付加したステップである。ス
テップ５の最後に、最終演算結果を上記ＮＶＲＡＭＩＩ
　に記憶するようにすることは言うまでもない。

ステップ６ではステップ５の演算結果をある一定値と比
較し、送電線に事故が発生しているかどうかの判定を行
う。

事故ありと判定されたときには、ステップ７に進み動作
出力を発する６また、事故なしと判定された場合には、
ステップ８に進み不動作出力を発し、ステップ９に進む
。

ステップ９は、別途の手法で行っているハード不良の検
出結果を判定し、不良なしの場合にはステップ１に戻り
、次のサンプリングデータにそなえ、以下、全く同様に
繰返し実行するものである。

ステップ９でハード不良が検出されている場合には、ス
テップ１０に進み、第１図の１１のＮＶＲＡＭ上のＳＲ
ＡＭに記憶されているこれまでのデータを一括して、Ｅ
ＥＰＲＯＭに転送する処理を実行する。

この転送制御は、第１図のＮＶＲＡＭＩＩを電源断に制
御してもよいし、第２図に示したように、ＳＴ（ストア
）信号を制御して転送するようにしてもよいことは言う
までもない。

上記ステップ９及び１０は、上記では一連の動作の中で
その動作の概要を示したが、実際には、ハード不良検出
時には、装置の公知の割込み機能などを利用して、直接
、第６図のステップ１０にジャンプして、ステップ１０
の処理を実行するように装置を構成するものであること
は容易に推測できるところのものである。

ハード不良検出時には、第１図のＣＰＵ６を用いて行う
ことも考えられるが例えば、ＣＰＵ不良のケースもあり
得るため、第３図に示したように、直接、第１図のＮＶ
ＲＡＭＩＩ　を制御するものである。

制御方法としては、前記したように第２図の信号線ＳＴ
に一定幅のパルス信号を与えるのみで十分である。また
、同様に、ＥＥＰＲＯＭの内容をＳ　ＲＡＭに転送する
ためには、第２図の信号線ＲＣに一定幅のパルス信号を
与えるだけでよい。

以上は、本発明をディジタル保護リレーの機能ブロック
に適用した例について述べた。

次に、応用実施例として第７図に示すマルチプロセッサ
形ディジタル保護リレー装置に本発明を適用する例につ
いて述べる。

第７図において、ＩＡ〜ＩＮはアナログ入カニニット、
２Ａ〜２Ｎは保護リレー演算ユニット、３は整定ユニッ
ト、４は事故検出ユニット、５Ａ〜５Ｎはディジタル入
出カニニット、６は管理及びシーケンスユニットである
。各ユニットは１国際的に標準化されたバス（システム
バス）で結ばれている。

各ユニットの構成は、各ユニット毎にプロセッサ（ＣＰ
Ｕ）を備えており、マルチプロセッサ構成となっている
ものである。

また、その基本構成を第８図に示す。第８図において、
１００はプロセッサ（ＣＰＵ）　、　１０１はプログラ
ムメモリ、１０２はデータメモリを示す。

また、１０３はの場合には第１図の２Ａ〜２Ｎ、３Ａ〜３Ｎ。

４．５からなる入力変換回路。

■　第７図３の整定ユニットの場合は表面パネルとのデ
ータの入出力インターフェイス回路。

■　第７図４の事故検出ユニットの場合は第１図の２Ａ
〜２Ｎ、３Ａ〜３Ｎ、４．５からなる入力変換回路。

■　第７図の５Ａ〜５Ｎのディジタル入出カニニットの
場合にはディジタル入出力インターフェイス回路等に相
当するものである。

１０４は、本発明のＮＶＲＡＭ、１０５はシステムバス
インターフェイス回路をそれぞれ示す。

すなわち、各ユニットにＮＶＲＡＭを備えている例につ
いて以下説明する。

第９図のＩＡ〜ＩＮ、２Ａ〜２Ｎ、３，４．５Ａ〜５Ｎ
、６は第７図と同一のユニットを示す。この図を用いて
以下、データの転送例を述べる。

（１）ＩＡ〜ＩＮユニットで入力したデータのをユニッ
ト内のＮＶＲＡＭに記憶すると共に、６のシーケンスユ
ニットにデータのを転送し、６内のＮＶＲＡＭに記憶す
る。さらに、このデータのを２Ａ〜２Ｎのリレー演算ユ
ニットに転送し、このデータ■を２Ａ〜２Ｎのリレー演
算ユニット内のＮＶＲＡＭに記憶する。

（２）次に、２Ａ〜２Ｎのリレー演算ユニットは上記■
のデータを基にリレー演算を実行し、この値■をユニッ
ト内のＮＶＲＡＭに記憶すると共に、６のシーケンスユ
ニットに転送し、６のユニット内ＮＶＲＡＭにデータ（
値）■を記憶する。

（３）また、シーケンスユニット６は、整定ユニット内
のＮＶＲＡＭに記憶されている整定値■及び事故検出ユ
ニット４内のＮＶＲＡＭに記憶されている演算結果■を
入力し、シーケンスユニット内のＮＶＲＡＭに記憶する
。さらに、これらのデータ■、■、■を用いてシーケン
ス処理を実行しその結果■をユニット内のＮＶＲＡＭに
記憶する。

（４）ディジタル入出カニニット５Ａ〜５Ｎは６のユニ
ットのシーケンス処理結果■を入力し、ユニット５内Ｎ
ＶＲＡＭに記憶し、さらに、外部（しゃ断器など）に対
して出力するようにする。

以上の説明から明らかなように、これまで述べた実施例
では少なくても、２つのユニットに同一データを記憶す
ることができ、ハード不良時に、全ユニットのＮＶＲＡ
Ｍのデータを解析することにより、どのユニットのどの
時刻に不良が発生したかを明らかにすることが可能であ
ることが理解できるであろう。

上記第９図の実施例ではデータの転送、このデータの各
ユニット内ＮＶＲＡＭへの記憶の例について述べたが、
主制御信号、例えば、サンプリング周期タイミングパル
ス、バスインターフェイスコントロール信号、メモリ書
込パルス、ハード不良検出結果（例えば、パリティチエ
ツク、アドレスオーバー、ウォッチドッグタイマ情報な
ど）などもデータと同時に転送して、各ユニットのＮＶ
ＲＡＭに転送するようにして、不良解析に使用するよう
にすることは言うまでもない。

また、第９図の実施例では、各ユニットの全てにＮＶＲ
ＡＭを備えた例について述べたが、データ転送に合せて
、最も有効なユニットにのみＮＶＲＡＭを備えてもよい
ことは言うまでもない。

不良検出によって、Ｎ　Ｖ　、ＲＡ　Ｍ中のＥＥＰＲＯ
Ｍに記憶されているデータ及び主制御信号情報を第３図
で説明したように、通信インターフェイスアダプタを介
して、外部よりＥＥＰＲＯ阿の内容をＮＶＲＡＭ中のＳ
ＲＡＭにＲＣ信号の制御により復元するようにすると共
に、アドレスを別途指定して、順次データを読み出すよ
うにすることは容易にできる。

上記読み出したデータは、モデムを介して１例えば、電
話回線に接続するようにして、現地の情報を工場などに
電話回線を用いて収集するようにすることは容易に推測
できるところのものである。

また、該ＮＶＲＡＭのデータをパーソナルコンピュータ
で収集できるように通信用インターフェイスアダプタを
構成し、このデータの解析を行うようにすることも容易
に推測できるところのものである。

さらに、通信回線を介して、逆にデータを伝送し、この
データをＮＶＲＡＭ中のＳＲＡＭに記憶し、このデータ
で保護リレー演算、装置の点検などを行うようにするこ
とも推測できるところのものである。

〔発明の効果〕

本発明によれば、（１）入力データ、演算データの不良発生タイミング（
時刻）、データの変化状況が把握できるので、装置の不
良解析が容易にできる。

（２）主要制御信号もデータの変化状況と併せて解析で
きるので、より詳細、確度の高い不良解析ができる。

（３）同一データを複数のモジュールに記憶しているの
で、どのモジュールで不良が発生したか、どのデータ転
送サイクルから不良が発生したなど、不良部署の解析が
容易であると共に、どのデータ転送サイクルでどういう
不良が発生したかなど非常に高度な解析が可能である。

（４）不良検出時に、専用回路と演算処理プロセッサの
双方よりＮＶＲＡＭ中のＳＲＡＭの内容をＥＥＰＲＯＭ
に転送制御が可能であるので、確実にデータ、制御信号
の記憶ができる。

（５）通信回線（Ｔｉ、配回線）を介り、　テＮ　Ｖ　
ＲＡ　Ｍ　ｒｆ２のＳＲＡＭの内容の［ＥＥＰＲＯＭへ
の退避、　ＥＥＰＲＯＭからＳＲＡＭへのデータの復元
、データの収集が可能であるので、遠隔地１例えば工場
などからも直接装置の不良解析が可能となるので、修復
時間の短縮化、早期対策が可能となる。

など実用上のメリットは非常に大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のディジタル保護リレーの機
能ブロック図、第２図は本発明で用いる不揮発性メモリ
ＮＶＲＡＭの概要説明図、第３図は本発明のＮＶＲＡＭ
制御例を示す図、第４図は通信用インターフェイスアダ
プタブロック図、第５図は本発明の概要説明図、第６図
は本発明の一実施例の動作フロー図、第７図は本発明の
応用実施例のブロック図、第８図は第７図の各ユニット
の構成概要図、第９図は本発明の応用実施例のデータ転
送及びデータメモリの概要図である６１Ａ〜ＩＮ・・・
送電線の電圧、電流を入力する補助電圧、及び電流変成
器、２Ａ〜２Ｎ・・・高調波除去用アナログフィルタ、
３Ａ〜３Ｎ・・・サンプルホルダー、４・・マルチプレ
クサ、５・・・アナログ／ディジタル（Ａ／Ｄ）変成器
、６・・セントラルアプロセッシングユニットＣＰＵ、
７・・・プログラムメモリＲＯＭ、８・・データメモリ
ＳＲＡＭ、９・・・係数設定ユニット（整定部）、１０
・・・ディジタル人出第１図第２図第３図（シ１１フル１′−テン第４図第５図ら第６図第７図第８図＾Ｌ−−一　−−−−−−−−−−＋＋　　−−−一第９
図

Claims

【特許請求の範囲】１、一定のサンプリング周期でデータを入力し、このデ
ータに対し所定のアルゴリズムにしたがつた演算を毎サ
ンプリング繰返し実行するディジタル演算処理装置にお
いて、スタティック・ランダム・アクセス・メモリＳＲ
ＡＭと電気的に書換え可能な不揮発性メモリＥＥＰＲＯ
Ｍを１チップに集積したメモリＮＶＲＡＭを備え、普段
は通常のＳＲＡＭとして動作させ、複数の入力及び演算
データをある一定期間記憶するようにし、装置の不良検
出時に、該ＳＲＡＭの内容を該ＥＥＰＲＯＭに一括退避
させ、装置不良解析時に、該ＥＥＰＲＯＭの内容を該Ｓ
ＲＡＭに復元させて読み出し、装置不良解析が容易にで
きるようにしたことを特徴とするディジタル演算処理装
置。２、第１項のＮＶＲＡＭにデータのみならず、制御信号
、不良検出フラグをも記憶するようにしたことを特徴と
するディジタル演算処理装置。３、第１項のＮＶＲＡＭ中のＳＲＡＭの内容を不良検出
時に専用回路により自動的に全データ同時に一括転送で
きるようにしたことを特徴とするディジタル演算処理装
置。４、第１項のＮＶＲＡＭ中のＳＲＡＭの内容のＥＥＰＲ
ＯＭへの転送制御、ＥＥＰＲＯＭの内容のＳＲＡＭへの
復元制御、該復元されたデータの読み出しを同一モジュ
ールに搭載している演算処理プロセッサで行なえるよう
にしたことを特徴とするディジタル演算処理装置。５、第１項のＮＶＲＡＭを複数のモジュールに備え、各
モジュール間のデータ転送時にこのデータを該ＮＶＲＡ
Ｍにそれぞれ記憶し、不良検出時にはこれら各モジュー
ル間のデータを相互比較できるようにしたことを特徴と
するディジタル演算処理装置。６、第１項のＮＶＲＡＭのデータを通信回線を介して伝
送し、遠隔地でも装置不良解析ができるようにしたこと
を特徴とするディジタル演算処理装置。