JPH01262646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01262646A JPH01262646A JP9210188A JP9210188A JPH01262646A JP H01262646 A JPH01262646 A JP H01262646A JP 9210188 A JP9210188 A JP 9210188A JP 9210188 A JP9210188 A JP 9210188A JP H01262646 A JPH01262646 A JP H01262646A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の多層配線技術に関するものである
。
。
く従来技術〉
近年、ＳｔやＧａＡｓ等の半導体を用いたデバイスは、
特性の向上や集積度の増大が著しく、デジタル、アナロ
グを問わず様々な分野で幅広く用いられている。この特
性の同上や集積度の同上は主として微細加工技術の進歩
により達成されてきた０例えば、Ｓｔの１６ＭＤＲＡＭ
では０．８ ｐｍのデザイン・ルールが取り入れられて
おり、またＧａＡｓ低雑音ＦＥＴやＨＥＭＴでは０．２
５ μｍゲートが既に実用化されている。
特性の向上や集積度の増大が著しく、デジタル、アナロ
グを問わず様々な分野で幅広く用いられている。この特
性の同上や集積度の同上は主として微細加工技術の進歩
により達成されてきた０例えば、Ｓｔの１６ＭＤＲＡＭ
では０．８ ｐｍのデザイン・ルールが取り入れられて
おり、またＧａＡｓ低雑音ＦＥＴやＨＥＭＴでは０．２
５ μｍゲートが既に実用化されている。
しかしながら、この例でも明らかな工うに、微細加工技
術は既に実用上の限界レベル１で迫っており、デバイス
の特性同上を微細加工技術によるデバイス寸法の縮小の
みに期待することはもはや不可能である。そこで、デバ
イスの特性向上を阻害する配線部での寄生容量や寄生抵
抗を低減する試みがなされている０なかでもエアブリッ
ジ配疎は、配線における寄生容量の低減に最も効果的な
配線方法の１つである。
術は既に実用上の限界レベル１で迫っており、デバイス
の特性同上を微細加工技術によるデバイス寸法の縮小の
みに期待することはもはや不可能である。そこで、デバ
イスの特性向上を阻害する配線部での寄生容量や寄生抵
抗を低減する試みがなされている０なかでもエアブリッ
ジ配疎は、配線における寄生容量の低減に最も効果的な
配線方法の１つである。
即ち、従来のデバイスでは、第１層配線と第２層配線と
の間は８１０２に代表される眉間絶縁膜に工り絶縁され
ていたが、絶縁膜の比誘電率が４〜７と大きく、第１層
配線金属／層間絶縁膜／第２層配線金属構造に対して生
じる容量が大きくなるため、デバイスの特性同上を妨げ
る。そこで、このＳ ｉＯ２等の絶縁膜を除去し、層間
絶縁を誘電率がエリ小さいエア（夫際にはほぼ真空）に
エク行ない、寄生容量の低減を行なっているのがエア・
ブリッジ配線である。配線部分の寄生容量が低減される
と、例えば低雑音ＦＥＴでは雑音指数を小さくすること
ができ、デジタルデバイスでは遅延時間の増加を押える
ことができる。
の間は８１０２に代表される眉間絶縁膜に工り絶縁され
ていたが、絶縁膜の比誘電率が４〜７と大きく、第１層
配線金属／層間絶縁膜／第２層配線金属構造に対して生
じる容量が大きくなるため、デバイスの特性同上を妨げ
る。そこで、このＳ ｉＯ２等の絶縁膜を除去し、層間
絶縁を誘電率がエリ小さいエア（夫際にはほぼ真空）に
エク行ない、寄生容量の低減を行なっているのがエア・
ブリッジ配線である。配線部分の寄生容量が低減される
と、例えば低雑音ＦＥＴでは雑音指数を小さくすること
ができ、デジタルデバイスでは遅延時間の増加を押える
ことができる。
以下、第２図（ａ）〜（ｄ）を参照しながら代表的なエ
ア・ブリッジ配線の形成方法を説明する０ここでは化合
物半導体のうち最も多く用いられているＧａＡｓデバイ
スにおけるエアブリッジ配線形成方法について述べるが
、ＧａＡｓ以外の化合物半導体やＳｔ デバイスにおい
てもほぼ同一の方法でエアブリッジ配線を形成できる。
ア・ブリッジ配線の形成方法を説明する０ここでは化合
物半導体のうち最も多く用いられているＧａＡｓデバイ
スにおけるエアブリッジ配線形成方法について述べるが
、ＧａＡｓ以外の化合物半導体やＳｔ デバイスにおい
てもほぼ同一の方法でエアブリッジ配線を形成できる。
尚、説明を簡単にするため、第２図（ａ）〜（ｄ）には
エアブリッジ形成に必要な部分のみ示している。先ず、
第２図（ａ）の如く半導体基板Ａ上に選択的にＳｉＯ２
等からなる絶縁膜２１を堆積し、リフトオフ法等公知の
技術に工り第１層配線２２を形成する。次いで前記半導
体基板Ａ上に５ｉＮＸ等からなる層間絶縁膜２３を堆積
し、ホトリソグラフィ技術及びエツチング技術を用いて
前記層間絶縁膜２３を選択的に除去してスルーホールを
開孔した後、半導体基板Ａ上にレジストパターン２４を
形成する。次に、半導体基板Ａ全面に電子ビーム蒸着法
等にＬｖＴｉ／Ａｕ層を形成した後、前記レジストパタ
ーン２４を除去して尤２図（ｂ）の如く第２層配線２５
．２６を形成する。続いて第２図（Ｃ）の如く、ＣＦ４
等を用いたドライエツチングにエフ層間絶縁膜２３を選
択的に除去してエアブリッジ配線を形成する。最後に第
２図（ｄ）の如く、半導体基板Ａ上全面にＳ ｉＯ２・
ＳｉＮｘ等のデバイス保護膜２７を形成する。
エアブリッジ形成に必要な部分のみ示している。先ず、
第２図（ａ）の如く半導体基板Ａ上に選択的にＳｉＯ２
等からなる絶縁膜２１を堆積し、リフトオフ法等公知の
技術に工り第１層配線２２を形成する。次いで前記半導
体基板Ａ上に５ｉＮＸ等からなる層間絶縁膜２３を堆積
し、ホトリソグラフィ技術及びエツチング技術を用いて
前記層間絶縁膜２３を選択的に除去してスルーホールを
開孔した後、半導体基板Ａ上にレジストパターン２４を
形成する。次に、半導体基板Ａ全面に電子ビーム蒸着法
等にＬｖＴｉ／Ａｕ層を形成した後、前記レジストパタ
ーン２４を除去して尤２図（ｂ）の如く第２層配線２５
．２６を形成する。続いて第２図（Ｃ）の如く、ＣＦ４
等を用いたドライエツチングにエフ層間絶縁膜２３を選
択的に除去してエアブリッジ配線を形成する。最後に第
２図（ｄ）の如く、半導体基板Ａ上全面にＳ ｉＯ２・
ＳｉＮｘ等のデバイス保護膜２７を形成する。
〈発明が解決しようとする課題〉
上記第２図（ｄ）に示すプロセス中で堆積した保護膜２
７はデバイスにとって有害な水分やほこり等をデバイス
内に侵入させないために形成される。
７はデバイスにとって有害な水分やほこり等をデバイス
内に侵入させないために形成される。
即ち、デバイス全面を被覆することが要求される。
特に上記従来例にて示した第２膚配線２５．２６のうち
Ｔｉ／１１２５は水分にニジ腐食され易いため、保護膜
２７による被覆が完全でないと、腐食による配線不良と
いう信頼性の問題を引き起こす。保護膜２７の堆積は一
般に減圧雰囲気で行なわれるため、段差部分の被覆性、
いわゆるステップカバレッジは比較的良好である。とこ
ろが、エア・ブリッジ配線の場合、第２図（ｄ）からも
明らかな二うに第２層配線２５．２６の下面はほとんど
保護膜にて被覆されない。即ち、エア・ブリッジ配線は
デバイス特性の同上には有効であるが、信頼性について
問題が生じ易い。これは上記ＧａＡｓ半導体のＴｉ／Ａ
ｕ配線のみならず、Ｔｉ／Ｐｔ／Ａｕ配線においても、
或いＩｒＸ、 Ｓ ｉ半導体で多く用いられるＡｔ配麿
等についても同様である０ く課題を解決するための手段〉 本発明は上述する課題を解決するためになされたもので
、上層配線と下層配線との層間をエアにて絶縁し九ニア
ブリッジ配線構造を有し、前記上層配線とエアとの界面
に絶縁層を形成してなる半導体装置を提供するものであ
る０ く作用〉 上述の如く、エアブリッジ配線にて多層配線された半導
体装置において、上層配線とエアとの界面に絶縁層を形
成することにニジ、エアブリッジ配線を完全に保護絶縁
層で被覆することが可能になるため、配疎層の腐食によ
る配線不良が生じることはない。
Ｔｉ／１１２５は水分にニジ腐食され易いため、保護膜
２７による被覆が完全でないと、腐食による配線不良と
いう信頼性の問題を引き起こす。保護膜２７の堆積は一
般に減圧雰囲気で行なわれるため、段差部分の被覆性、
いわゆるステップカバレッジは比較的良好である。とこ
ろが、エア・ブリッジ配線の場合、第２図（ｄ）からも
明らかな二うに第２層配線２５．２６の下面はほとんど
保護膜にて被覆されない。即ち、エア・ブリッジ配線は
デバイス特性の同上には有効であるが、信頼性について
問題が生じ易い。これは上記ＧａＡｓ半導体のＴｉ／Ａ
ｕ配線のみならず、Ｔｉ／Ｐｔ／Ａｕ配線においても、
或いＩｒＸ、 Ｓ ｉ半導体で多く用いられるＡｔ配麿
等についても同様である０ く課題を解決するための手段〉 本発明は上述する課題を解決するためになされたもので
、上層配線と下層配線との層間をエアにて絶縁し九ニア
ブリッジ配線構造を有し、前記上層配線とエアとの界面
に絶縁層を形成してなる半導体装置を提供するものであ
る０ く作用〉 上述の如く、エアブリッジ配線にて多層配線された半導
体装置において、上層配線とエアとの界面に絶縁層を形
成することにニジ、エアブリッジ配線を完全に保護絶縁
層で被覆することが可能になるため、配疎層の腐食によ
る配線不良が生じることはない。
〈実施例〉
以下、本発明の実施例を詳述するが、本発明はこれに限
定されるものではない。
定されるものではない。
第１図（ａ）〜（ｂ）は本発明の一天施例の製造工程を
示す要部断面図である。第１図（ａ）の如く、ＧａＡｓ
等の半導体基板Ｂ上にＣＶＤ或いはプラズマＣＶＤ等の
化学気相成長法に工りＳｉＯ□等の絶縁膜１２を堆積し
、バターニングした後、リフトオフ法等公知の技術に＝
９第１層配置ｌ＋を形成し、続いて前記半導体基板Ｂ上
全面にＳｉＮｘからなる層間絶縁膜１３及びＳｉＯ３か
らなる層間絶縁膜１４を順次形成する０次に第１図（ｂ
）の如く、前記層間絶縁膜１４上にスルーホール開孔の
ためのレジストパターン１５を形成し、該レジストパタ
ーン１５をマスクとしてほぼパターン１５寸法通りに層
間絶縁膜１４をドライエツチングする。続いて該ドライ
エツチングと条件を変えて再びドライエッチングを施し
、層間絶縁膜１３をパターニングする。
示す要部断面図である。第１図（ａ）の如く、ＧａＡｓ
等の半導体基板Ｂ上にＣＶＤ或いはプラズマＣＶＤ等の
化学気相成長法に工りＳｉＯ□等の絶縁膜１２を堆積し
、バターニングした後、リフトオフ法等公知の技術に＝
９第１層配置ｌ＋を形成し、続いて前記半導体基板Ｂ上
全面にＳｉＮｘからなる層間絶縁膜１３及びＳｉＯ３か
らなる層間絶縁膜１４を順次形成する０次に第１図（ｂ
）の如く、前記層間絶縁膜１４上にスルーホール開孔の
ためのレジストパターン１５を形成し、該レジストパタ
ーン１５をマスクとしてほぼパターン１５寸法通りに層
間絶縁膜１４をドライエツチングする。続いて該ドライ
エツチングと条件を変えて再びドライエッチングを施し
、層間絶縁膜１３をパターニングする。
この時、層間絶縁膜１３は層間絶縁膜１４に対し０．３
〜０．４μｍ８度オーバーエツチングする。次いで前記
レジストパターン１５を剥離した後、ｉ１図（ｃ）の如
く半導体基板Ｂ全面にＳＯＧ或いはＰＩ等の塗布型絶縁
膜１６を塗布し、熱処理して硬化させる。塗布型絶縁膜
１６は液状で塗布されるため、層間絶縁膜１３のオーバ
ーエツチング領域にも絶縁膜１６を形成できる。
〜０．４μｍ８度オーバーエツチングする。次いで前記
レジストパターン１５を剥離した後、ｉ１図（ｃ）の如
く半導体基板Ｂ全面にＳＯＧ或いはＰＩ等の塗布型絶縁
膜１６を塗布し、熱処理して硬化させる。塗布型絶縁膜
１６は液状で塗布されるため、層間絶縁膜１３のオーバ
ーエツチング領域にも絶縁膜１６を形成できる。
次に半導体基板Ｂ上全面にドライエツチングを施すと、
塗布型絶縁膜１６のエツチングレートがＣＶＤ絶縁膜１
４のエッチングレートエク速いため、第１図（ｄ）の如
く層間絶縁膜１３のオーバーエツチング領域に形成され
た絶縁膜１６ａを除いて塗布型絶縁膜１６は全てエツチ
ング除去され、層間絶縁膜１４は除去されず残留する。
塗布型絶縁膜１６のエツチングレートがＣＶＤ絶縁膜１
４のエッチングレートエク速いため、第１図（ｄ）の如
く層間絶縁膜１３のオーバーエツチング領域に形成され
た絶縁膜１６ａを除いて塗布型絶縁膜１６は全てエツチ
ング除去され、層間絶縁膜１４は除去されず残留する。
次いで予めレジストパターン（図示せず）が形成され九
半導体基板Ｂ上に電子ビーム蒸着法等の蒸着法にエフ第
２層配線１７．１８をなすＴ ｉｈ Ａ ｕを順次蒸着
し、第→図（ｅ）の如くリフトオフ法にエフバターニン
グする。続いて前記第２層配線１７．１８をマスクとし
て第１図げ）の如く１間絶縁膜Ｉ４をドライエツチング
した後第１図（ｇ）の如く前記ドライエツチングの条件
と異なる条件下で眉間絶縁膜１３のみをドライエツチン
グにて除去セして第１層配線１】と第２層配置１１７．
１８とをエアにて絶縁する。最後に第１図Ｑ′１）の如
く半導体基板Ｂ上全面を保護膜１９で被覆する。この工
つな工程に、ｃｖ第第２配配１７のエアとの界面は眉間
絶縁膜１４．１６ａＫより完全に被覆することが可能に
なる。
半導体基板Ｂ上に電子ビーム蒸着法等の蒸着法にエフ第
２層配線１７．１８をなすＴ ｉｈ Ａ ｕを順次蒸着
し、第→図（ｅ）の如くリフトオフ法にエフバターニン
グする。続いて前記第２層配線１７．１８をマスクとし
て第１図げ）の如く１間絶縁膜Ｉ４をドライエツチング
した後第１図（ｇ）の如く前記ドライエツチングの条件
と異なる条件下で眉間絶縁膜１３のみをドライエツチン
グにて除去セして第１層配線１】と第２層配置１１７．
１８とをエアにて絶縁する。最後に第１図Ｑ′１）の如
く半導体基板Ｂ上全面を保護膜１９で被覆する。この工
つな工程に、ｃｖ第第２配配１７のエアとの界面は眉間
絶縁膜１４．１６ａＫより完全に被覆することが可能に
なる。
上記本実施例において層間絶縁膜１３はＳｉＮｘからな
り、層間絶縁膜１４はＳ １０２で構成した。
り、層間絶縁膜１４はＳ １０２で構成した。
ＳｉＯ２とＳｉＮｘはそのエツチングレートが第３図に
示すようにエツチングガス組成に依存しているため、層
間絶縁膜１３のみを除去するとき”には同図中条件Ｂを
用い、層間絶縁膜１４のみを除去するときには同図中条
件Ａを用いてドライエツチングすると工い。
示すようにエツチングガス組成に依存しているため、層
間絶縁膜１３のみを除去するとき”には同図中条件Ｂを
用い、層間絶縁膜１４のみを除去するときには同図中条
件Ａを用いてドライエツチングすると工い。
また上記本実施例において層間絶縁膜１３としてＳｉＮ
ｘを用いノー間絶縁膜１４としてＳ １０２を用いたが
、本発明はこれに限定されるものではなく、第１層配線
１１の側面に形成された絶縁膜１２と層間絶縁膜１４と
が同種の絶縁膜であり、層間絶してもよい。
ｘを用いノー間絶縁膜１４としてＳ １０２を用いたが
、本発明はこれに限定されるものではなく、第１層配線
１１の側面に形成された絶縁膜１２と層間絶縁膜１４と
が同種の絶縁膜であり、層間絶してもよい。
更に上記本実施例においてＧａＡｓ半導体基板を用い、
第２層配線としてＴｉ／Ａｕを用いたが、本発明はこれ
に限定されるものではなく、第２層配Ｐし 線としてＴｉ／＆ｅ／Ａｕ等他の配線材料を用いても工
く、′また半導体基板としてＳｉ を用い、該Ｓｉ基板
上に形成される配線材料としてＡｔ等を用いる場合に適
用しても工い０ 〈発明の効果〉 本発明にエフ、エアブリッジ配線の上層配線が完全に保
護膜にて被覆されるため、多層配線の寄生容量にニジ化
じるデバイス特性の低下を最小限度に抑えつつ、信頼性
を格段に同上させることが可能になる。
第２層配線としてＴｉ／Ａｕを用いたが、本発明はこれ
に限定されるものではなく、第２層配Ｐし 線としてＴｉ／＆ｅ／Ａｕ等他の配線材料を用いても工
く、′また半導体基板としてＳｉ を用い、該Ｓｉ基板
上に形成される配線材料としてＡｔ等を用いる場合に適
用しても工い０ 〈発明の効果〉 本発明にエフ、エアブリッジ配線の上層配線が完全に保
護膜にて被覆されるため、多層配線の寄生容量にニジ化
じるデバイス特性の低下を最小限度に抑えつつ、信頼性
を格段に同上させることが可能になる。
第１図（ａ）乃至（ｈ）は本発明の一実施例の製造工程
を示す要部断面図、第２図（ａ）乃至（ｄ）は従来例を
示す要部断面図、第３図はＳｉＯ２とＳ ｉＮｘのエツ
チング特性図である。 １１：第１ＪｆｊＩ配線 １２：絶縁膜 １３．１４
二層間絶縁膜 １５ニレジストパターン １６．１６ａ
：塗布型絶縁膜 １７．１８ ：第２層配線 １９：保
護膜 Ｂ ： ＧａＡｓ半導体基板
を示す要部断面図、第２図（ａ）乃至（ｄ）は従来例を
示す要部断面図、第３図はＳｉＯ２とＳ ｉＮｘのエツ
チング特性図である。 １１：第１ＪｆｊＩ配線 １２：絶縁膜 １３．１４
二層間絶縁膜 １５ニレジストパターン １６．１６ａ
：塗布型絶縁膜 １７．１８ ：第２層配線 １９：保
護膜 Ｂ ： ＧａＡｓ半導体基板
Claims (1)
- 【特許請求の範囲】 １、上層配線と下層配線との層間をエアにて絶縁したエ
アブリッジ配線構造を有する半導体装置において、 前記上層配線とエアとの界面に絶縁層を形成してなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092101A JP2703773B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092101A JP2703773B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01262646A true JPH01262646A (ja) | 1989-10-19 |
| JP2703773B2 JP2703773B2 (ja) | 1998-01-26 |
Family
ID=14045055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092101A Expired - Fee Related JP2703773B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703773B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771026A3 (en) * | 1995-10-23 | 1998-06-10 | Dow Corning Corporation | Method of forming air bridges |
| WO2002005347A3 (en) * | 2000-07-12 | 2002-04-25 | Motorola Inc | Electronic component and method of manufacture |
| JP2006024937A (ja) * | 1995-11-30 | 2006-01-26 | Freescale Semiconductor Inc | 半導体ヒータおよびその製造方法 |
| JP2013084829A (ja) * | 2011-10-12 | 2013-05-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232445A (ja) * | 1983-06-15 | 1984-12-27 | Sumitomo Electric Ind Ltd | 多層配線方法 |
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1988
- 1988-04-14 JP JP63092101A patent/JP2703773B2/ja not_active Expired - Fee Related
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