JPH01259644A - クロック受信回路 - Google Patents
クロック受信回路Info
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- JPH01259644A JPH01259644A JP63087617A JP8761788A JPH01259644A JP H01259644 A JPH01259644 A JP H01259644A JP 63087617 A JP63087617 A JP 63087617A JP 8761788 A JP8761788 A JP 8761788A JP H01259644 A JPH01259644 A JP H01259644A
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- clock
- circuit
- output
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- interruption
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- Pending
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- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 4
- 239000004744 fabric Substances 0.000 description 2
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
電話、ＰＣＭデータ伝送等において使用されるクロック
受信回路に関し、 基準クロックの障害時にも装置内クロックの瞬断を防止
し、かつ装置内の信頼度向上のための冗長構成であるＰ
ＬＬ部の２重化も実現できるクロック受信回路を提供す
ることを目的とし、基準クロックを入力してクロックの
断を検出するクロック断検出回路及び入力クロックの１
ビット断を検出する１ビット断検出回路を有する現用及
び予備のクロック受信部と、現用及び予備のクロック受
信部の出力に接続され、現用又は予備の入力クロックの
障害発生時に他方のクロック受信部の出力に切り替える
第１の選択部と、第１の選択部の出力に接続され、現用
又は予備のＰＬＬ回路の障害発生時に他方の円、し回路
に切り替える第２の選択部と、第２の選択部の出力に接
続され、入力クロックの所定のビット数の断時に、１ビ
ット断検出回路の出力制御信号により所定の期間筒２の
選択部の出力を停止させる基準クロソクインヒビット回
路と、基準クロソクインヒピット回路の出力に接続され
る現用及び予備のＰＬＬ回路とを設けて構成する。
受信回路に関し、 基準クロックの障害時にも装置内クロックの瞬断を防止
し、かつ装置内の信頼度向上のための冗長構成であるＰ
ＬＬ部の２重化も実現できるクロック受信回路を提供す
ることを目的とし、基準クロックを入力してクロックの
断を検出するクロック断検出回路及び入力クロックの１
ビット断を検出する１ビット断検出回路を有する現用及
び予備のクロック受信部と、現用及び予備のクロック受
信部の出力に接続され、現用又は予備の入力クロックの
障害発生時に他方のクロック受信部の出力に切り替える
第１の選択部と、第１の選択部の出力に接続され、現用
又は予備のＰＬＬ回路の障害発生時に他方の円、し回路
に切り替える第２の選択部と、第２の選択部の出力に接
続され、入力クロックの所定のビット数の断時に、１ビ
ット断検出回路の出力制御信号により所定の期間筒２の
選択部の出力を停止させる基準クロソクインヒビット回
路と、基準クロソクインヒピット回路の出力に接続され
る現用及び予備のＰＬＬ回路とを設けて構成する。
本発明は、電話、ＰＣＭデータ伝送等において使用され
るクロック受信回路の改良に関するものである。
るクロック受信回路の改良に関するものである。
この際、基準クロックの障害時にも装置内クロックの瞬
断を防止し、かつ装置内の信頼度向上のための冗長構成
であるＰＬＬ部の２重化も実現できるクロック受信回路
が要望されている。
断を防止し、かつ装置内の信頼度向上のための冗長構成
であるＰＬＬ部の２重化も実現できるクロック受信回路
が要望されている。
第５図は一例の基準クロックとそれを受信して動作する
装置群を示す図である。
装置群を示す図である。
第７図は従来例のクロック受（３回路の構成ブロック図
である。
である。
第８図は従来例におけるクロック選択部の構成を示す図
である。
である。
第５図に示す１つの基準クロックをもとに全システムを
動かすような構成をとる装置群においては、その基準ク
ロックの正確な伝達が最も重要である。このため、従来
より基準クロックの受信回路は第７図に示すように２重
化されていることが多い。
動かすような構成をとる装置群においては、その基準ク
ロックの正確な伝達が最も重要である。このため、従来
より基準クロックの受信回路は第７図に示すように２重
化されていることが多い。
通常は現用側（Ｎｏｒｍａｌ、以下Ｎ側と称する）のク
ロックレシーバ２−１でバイポーラ符号のクロックを受
信し、ＴＴＬ レベルのクロックに変換して出力する。
ロックレシーバ２−１でバイポーラ符号のクロックを受
信し、ＴＴＬ レベルのクロックに変換して出力する。
そして、第８図に示すクロック選択部３内の切り替え回
路（以下ＳＥＬと称する）３−１においてＮ側に切り替
え、Ｎ側の受信クロックを出力するようにする。
路（以下ＳＥＬと称する）３−１においてＮ側に切り替
え、Ｎ側の受信クロックを出力するようにする。
今、Ｎ側に障害が発生して正常なりロックが受信できな
くなった場合には、５ＥＬ３−１において予備側（［ｉ
ｍｅｒｇｅｎｃｙ 、以下Ｅ側と称する）に切り替えて
、Ｅ側のクロックレシーバ２−２を介して受信クロック
を受信するようにする。
くなった場合には、５ＥＬ３−１において予備側（［ｉ
ｍｅｒｇｅｎｃｙ 、以下Ｅ側と称する）に切り替えて
、Ｅ側のクロックレシーバ２−２を介して受信クロック
を受信するようにする。
この切り替え時に瞬断が発生しないように、５ＥＬ３−
１の出力に第８図に示す共振回路を付加することにより
平滑化を図っている。即ち、Ｅ側への切り替え時に、ク
ロックの伝送の瞬間的な断絶が生じるが、共振回路を挿
入することによりその減衰振動を利用してＮ側からＥ側
へスムーズに切り替えるようにしている。
１の出力に第８図に示す共振回路を付加することにより
平滑化を図っている。即ち、Ｅ側への切り替え時に、ク
ロックの伝送の瞬間的な断絶が生じるが、共振回路を挿
入することによりその減衰振動を利用してＮ側からＥ側
へスムーズに切り替えるようにしている。
〔発明が解決しようとする課題）
しかし最近は第６図に示すようにクロックレシーバだけ
でなく、基準クロックに同期して装置内で必要な各種ク
ロックを作成するＰＬＬ回路の２重化も信転性の向上の
面から求められている。ＰＬＬ回路の切り替え時に瞬断
を発生させないようにするためには、２つのＰＬＬ回路
への入力クロックを高い精度で同一にしなければならな
いが、従来のようにクロック選択部に共振回路を使用し
ていると共振回路の偏差で同一にすることができず、ｒ
’ＬＬ回路の切り替え時に瞬断が発生する恐れがあると
いう問題点があった。
でなく、基準クロックに同期して装置内で必要な各種ク
ロックを作成するＰＬＬ回路の２重化も信転性の向上の
面から求められている。ＰＬＬ回路の切り替え時に瞬断
を発生させないようにするためには、２つのＰＬＬ回路
への入力クロックを高い精度で同一にしなければならな
いが、従来のようにクロック選択部に共振回路を使用し
ていると共振回路の偏差で同一にすることができず、ｒ
’ＬＬ回路の切り替え時に瞬断が発生する恐れがあると
いう問題点があった。
したがって本発明の目的は、基準クロックの障害時にも
装置内クロックの瞬断を防止し、かつ装置内の信頼度向
上のための冗長構成であるＰＬＬ回路の２重化も実現で
きるクロック受信回路を提供することにある。
装置内クロックの瞬断を防止し、かつ装置内の信頼度向
上のための冗長構成であるＰＬＬ回路の２重化も実現で
きるクロック受信回路を提供することにある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、２１０．２２０は基準クロックを
入力してクロックの断を検出するクロック断検出回路２
１１．２２１及び入力クロックの１ビット断を検出する
１ビット断検出回路２１２．２２２を有する現用及び予
備のクロック受信部である。
入力してクロックの断を検出するクロック断検出回路２
１１．２２１及び入力クロックの１ビット断を検出する
１ビット断検出回路２１２．２２２を有する現用及び予
備のクロック受信部である。
３００は現用及び予備のクロック受信部の出力に接続さ
れ、現用又は予備の入力クロックの障害発生時に他方の
クロック受信部の出力に切り替える第１の選択部である
。
れ、現用又は予備の入力クロックの障害発生時に他方の
クロック受信部の出力に切り替える第１の選択部である
。
４００は第１の選択部の出力に接続され、現用又は予備
のＰＬＬ回路５１０．５２０の障害発生時に他方のＰＬ
Ｌ回路に切り替える第２の選択部である。
のＰＬＬ回路５１０．５２０の障害発生時に他方のＰＬ
Ｌ回路に切り替える第２の選択部である。
６１０．６２０は第２の選択部の出力に接続され、入力
クロックの所定のビット数の断時に、該１ビット断検出
回路の出力制御信号により所定の期間第２の選択部の出
力を停止させる基準クロックインヒビット回路である。
クロックの所定のビット数の断時に、該１ビット断検出
回路の出力制御信号により所定の期間第２の選択部の出
力を停止させる基準クロックインヒビット回路である。
５１０．５２０は基傅りロツタインヒビソト回路の出力
に接続される現用及び予備のＰＬＬ回路である。
に接続される現用及び予備のＰＬＬ回路である。
第１図において、入力クロックに１ビットの断が発生し
た場合、クロック受信部内の１ビット断検出回路２１２
．２２２によりこれを検出する。そして上記制御信号を
基準クロソクインヒビット回路６１０．６２０に加える
ことにより、第２の選択部の出力を所定の期間停止させ
る。
た場合、クロック受信部内の１ビット断検出回路２１２
．２２２によりこれを検出する。そして上記制御信号を
基準クロソクインヒビット回路６１０．６２０に加える
ことにより、第２の選択部の出力を所定の期間停止させ
る。
この結果、Ｉ’ＬＬ回路５１０．５２０では、残留振動
により入力クロックの断から断復旧後もスムーズに入力
クロックを受信することができる。
により入力クロックの断から断復旧後もスムーズに入力
クロックを受信することができる。
第２図は本発明の実施例のクロック受信回路の構成ブロ
ック図である。
ック図である。
第３図は実施例で使用される基準クロソクインヒビット
回路の構成ブロック図である。
回路の構成ブロック図である。
第４図は実施例の動作を説明するタイムチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
第２図において、本発明が従来例と異なる点はＰＬＬ回
路を２重化し、かつＮ側又はＥ側のＰＬＬ回路の障害発
生時に他方のｒ’ＬＬ回路に切り替えるためのＳｎＬを
新たに設け、５ＩＥＬとｌ’ＬＬ回路との間にあった共
振回路を除去し、代わりに基準クロソクインヒビソト回
路を挿入したことである。基準クロソクインヒピット回
路の構成を第３図に示す。
路を２重化し、かつＮ側又はＥ側のＰＬＬ回路の障害発
生時に他方のｒ’ＬＬ回路に切り替えるためのＳｎＬを
新たに設け、５ＩＥＬとｌ’ＬＬ回路との間にあった共
振回路を除去し、代わりに基準クロソクインヒビソト回
路を挿入したことである。基準クロソクインヒピット回
路の構成を第３図に示す。
以下にその動作について詳細に説明する。
例えばＮ側のＰＬＬ回路５１に障害が発生した場合、従
来の５ＥＬ３０の出力に接続した５ＥＬ４０に制御信号
が入力され、５ＥＬ４０はＥ側のＰＬＬ回路５２に切り
替える。
来の５ＥＬ３０の出力に接続した５ＥＬ４０に制御信号
が入力され、５ＥＬ４０はＥ側のＰＬＬ回路５２に切り
替える。
次に、例えばクロックレシーバ２１で受信したクロック
に第４図に示すように１ビットの断が生じた場合、クロ
ックレシーバ２１内の１ビット断検出回路２１−２でこ
れを検出し、基準クロソクインヒビット回路６１に制御
信号を加える。基準クロックインヒビット回路６１では
これを受信すると、カウンタ６１−１が動作を開始し例
えば３ビット分遅延させて以後のクロックじｌ″）を出
力する。このクロックをＡＮＤ回路６１−２の一方の入
力端子に加える。するとこの信号は反転されて０”とな
ってＡＮＤ回路６１−２に入力される。ＡＮＤ回路の他
方の入力端子にはＳ［！Ｌ４０からの入力クロックを加
える。この結果、ＡＮＤ回路６１−２からは３ビット分
遅延したクロックが出力される。
に第４図に示すように１ビットの断が生じた場合、クロ
ックレシーバ２１内の１ビット断検出回路２１−２でこ
れを検出し、基準クロソクインヒビット回路６１に制御
信号を加える。基準クロックインヒビット回路６１では
これを受信すると、カウンタ６１−１が動作を開始し例
えば３ビット分遅延させて以後のクロックじｌ″）を出
力する。このクロックをＡＮＤ回路６１−２の一方の入
力端子に加える。するとこの信号は反転されて０”とな
ってＡＮＤ回路６１−２に入力される。ＡＮＤ回路の他
方の入力端子にはＳ［！Ｌ４０からの入力クロックを加
える。この結果、ＡＮＤ回路６１−２からは３ビット分
遅延したクロックが出力される。
一方、ＰＬＬ回路５１では上記の３ビット分だけクロッ
ク入力が断となるが、ＰＬＬ回路５１の残留振動により
その残留振動の一定の範囲内（今の場合３ビット以」ニ
）であれば、スムーズに入力クロックを受信することが
できる。
ク入力が断となるが、ＰＬＬ回路５１の残留振動により
その残留振動の一定の範囲内（今の場合３ビット以」ニ
）であれば、スムーズに入力クロックを受信することが
できる。
クロックレシーバ２２に入力したクロックに１ビット断
が生じた場合も、基準クロックィンヒビット回路６２に
おいて同様に動作してＩ】ＬＬ回路５２においてスムー
ズに入力クロックを受信することができる。
が生じた場合も、基準クロックィンヒビット回路６２に
おいて同様に動作してＩ】ＬＬ回路５２においてスムー
ズに入力クロックを受信することができる。
以上説明のように本発明によれば、基準クロックの障害
時にも装置内クロックの瞬断を防止することができ、か
つ装置内の信頼度向上のための冗長構成であるＰＬＬ部
の２重化も実現可能となる。
時にも装置内クロックの瞬断を防止することができ、か
つ装置内の信頼度向上のための冗長構成であるＰＬＬ部
の２重化も実現可能となる。
第１図は本発明の原理図、
第２図は本発明の実施例のクロック受信回路の構成ブロ
ック図、 第３図は実施例で使用される基準クロソクインヒビット
回路の構成ブロック図、 第４図は実施例の動作を説明するタイムチャート、 第５図は一例の基準クロックとそれを受信して動作する
装置群を示す図、 第６図は一例の完全２重化したクロック受信回路の構成
ブロック図、 第７図は従来例のクロック受信回路の構成ブロック図、 第８図は従来例におけるクロック選択部の構成を示す図
である。 図において ２１０．２２０はクロック受信部、 ２１１．２２１はクロック断検出回路、２１２．２２２
は１ビット断検出回路、３００は第１の選択部、 ４００は第２の選択部、 ５１０．５２０はＰＬＬ回路、 ６１０．６２０は基準クロソクインヒビット回路を示す
。 ミー（（４４輛（（ １ゝゝ べ″ 一一便と 票−（と
ック図、 第３図は実施例で使用される基準クロソクインヒビット
回路の構成ブロック図、 第４図は実施例の動作を説明するタイムチャート、 第５図は一例の基準クロックとそれを受信して動作する
装置群を示す図、 第６図は一例の完全２重化したクロック受信回路の構成
ブロック図、 第７図は従来例のクロック受信回路の構成ブロック図、 第８図は従来例におけるクロック選択部の構成を示す図
である。 図において ２１０．２２０はクロック受信部、 ２１１．２２１はクロック断検出回路、２１２．２２２
は１ビット断検出回路、３００は第１の選択部、 ４００は第２の選択部、 ５１０．５２０はＰＬＬ回路、 ６１０．６２０は基準クロソクインヒビット回路を示す
。 ミー（（４４輛（（ １ゝゝ べ″ 一一便と 票−（と
Claims (1)
- 【特許請求の範囲】 基準クロックを入力してクロックの断を検出するクロッ
ク断検出回路（２１１、２２１）及び入力クロックの１
ビット断を検出する１ビット断検出回路（２１２、２２
２）を有する現用及び予備のクロック受信部（２１０、
２２０）と、 該現用及び予備のクロック受信部の出力に接続され、現
用又は予備の入力クロックの障害発生時に他方のクロッ
ク受信部の出力に切り替える第１の選択部（３００）と
、 該第１の選択部の出力に接続され、現用又は予備のＰＬ
Ｌ回路（５１０、５２０）の障害発生時に他方のＰＬＬ
回路に切り替える第２の選択部（４００）と、該第２の
選択部の出力に接続され、該入力クロックの所定のビッ
ト数の断時に、該１ビット断検出回路の出力制御信号に
より所定の期間該第２の選択部の出力を停止させる基準
クロックインヒビット回路（６１０、６２０）と、 該基準クロックインヒビット回路の出力に接続される現
用及び予備のＰＬＬ回路（５１０、５２０）とを有する
ことを特徴とするクロック受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087617A JPH01259644A (ja) | 1988-04-08 | 1988-04-08 | クロック受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087617A JPH01259644A (ja) | 1988-04-08 | 1988-04-08 | クロック受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259644A true JPH01259644A (ja) | 1989-10-17 |
Family
ID=13919933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087617A Pending JPH01259644A (ja) | 1988-04-08 | 1988-04-08 | クロック受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259644A (ja) |
-
1988
- 1988-04-08 JP JP63087617A patent/JPH01259644A/ja active Pending
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