JPH01256205A

JPH01256205A - 半導体集積回路

Info

Publication number: JPH01256205A
Application number: JP63084610A
Authority: JP
Inventors: Toru Ito; 徹伊藤
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1988-04-06
Filing date: 1988-04-06
Publication date: 1989-10-12
Anticipated expiration: 2011-02-21
Also published as: JPH0817294B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、高入力抵抗増幅回路を含む半導体集積回路に
関するものである。

従来の技術第４図は従来の高入力抵抗増幅回路を含む半導体集積回
路の回路図である。第４図において、１は電界効果トラ
ンジスタ（以下、ＦＥＴという）入力の差動増幅回路、
２．３．４はそれぞれ差動増幅回路１の正相入力端、逆
相入力端お工び出力端である。５．６はそれぞれ差動増
幅回路１の増幅率を定めるだめの帰還抵抗である。実際
の半導体集積回路では、それぞれの端は半導体集積回路
の外部に取り出されている場合や、半導体集積回路内部
で結線されている場合などがあるが、以下、正相入力端
２と出力端４のみが外部に取り出されている半導体集積
回路について説明する。正相入力端２は通常、差動増幅
回路１の動作を正常に保つために、抵抗７などを通して
適当な直流電位に保たれていることが必要である。ここ
では、直流電圧発生回路（以下、直流バイアス回路とい
う）８に工す、抵抗７を介して直流電位が印加されてい
る。９．１０はそれぞれ外部エリ正相入力端２に信号を
与えるための結合容量と信号源である。

この差動増幅回路１は、高入力抵抗増幅器では第５図で
一例を示した工うなＦＥＴ入力差動増幅回路で構成され
る場合が多い。第５図において、１１゜１２はそれぞれ
差動増幅回路１の正相入力端２お工び逆相入力端３に接
続された入力ＦＥＴ　’ｉ示し、１３は出力抵抗を小さ
くするためのＮＰＮ　トランジスタであり、出力信号が
差動増幅回路１の出力端４に出力される。１５お工び１
６は電流源、１７　、１８は入力段の負荷抵抗であり、
電源ライン１９に接続されている。第５図に示される入
力ＦＥＴ　１１　、１２として、Ｎ形半導体内の比較的
深いＰ形饋域（以下、Ｐウェルという）内に作られ、Ｎ
チャンネルの上下のＰ形ｍ＊’ｒ共にゲートとして用い
ることができるＮチャンネルの接合形ＦＥＴ　（以下、
ＪＦＥＴという）が用いられる。以下、特にことわらな
い場合は、この構造のＪＦＥＴｋ例として説明する。第
５図の差動増幅回路を構成要素として第４図の工うに接
続された半導体集積回路では、外部から見た正相入力端
２の入力抵抗はほぼ直流バイアス回路８と正相入力端２
とを結ぶ抵抗（以下、バイアス抵抗という）７の抵抗値
で定まり、数ＭΩ以上の入力抵抗が必要な場合には、通
常の半導体集積回路で用いられているような抵抗形成と
同一の手法では、実現が困蝿である。

これ全解決して高入力抵抗全実現するために、従来、Ｆ
ＥＴ入力差動増幅回路を含む半導体集積回路で用いられ
ている手法全、第６肉を用いて説明する。第６図におい
て、入力バイアス抵抗は第５図のＦＥＴと同一手法で作
られるＦＥＴ　２０で構成され、このＦＥＴ　２０のチ
ャンネル部の形状として、幅が狭く、ソース・ドレイン
間距離の長いチャンネ／Ｌ／を構成し、これにより、高
抵抗を実現している。この場合、ＦＥＴ２０のゲートに
は、第６図に示した工うな別のバイアス回路２１に接続
されているか、ＦＥＴの特性に工っでは、接地電位また
は入力バイアス回路８に接続されている。たとえばＦＥ
Ｔのしきい値電圧０．７ｖのプロセスで、チャンネル幅
６μｍ１ソース・ドレイン問丸Ｍ１５ｆｌのＦＥＴのチ
ャンネル全構成し、ゲートを入力バイアス回路２１に接
続した場合、１００ＭΩ桿・度の高抵抗が得られる。

発明が解決しようとする課題上記従来の半導体集積回路の構成で高入力抵抗増幅器を
実現でき、信号源の内部インピーダンスが、はぼ純粋の
抵抗とみなし得る条件では、良好な増幅特性が得られる
。ところが、このような従来の半導体集積回路の構成で
は、誘電体の圧電素子に発生する交流信号の工うに、信
号源の内部インピーダンスが容量性である場合には、こ
の入力信号の周波数によって出力信号の振幅が変化する
という問題が発生する。たとえば、ＦＥＴを入力バイア
ス抵抗として使用する半導体集積回路で第６図に示す結
合容量９としてｌ０ＰＦを用いた場合、信号源１０の周
波数が１００　Ｈ２’の場合では、５ＫＨ２の場合と比
較して、半導体集積回路の出力端４で６ｄＢも出力信号
が小さくなってしまうという問題を有していた。

本発明に、上記従来の問題を解決するものであり、ＦＥ
Ｔのチャンネルを入力直流バイアス印加用抵抗として用
いる高入力抵抗増幅回路であって、容量性の信号源に対
しても良好な周波数特性を有する差動増幅回路を含む半
導体集積回路を提供することを目的とするものである。

課題を解決するだめの手段上記課題を解決するための本発明の半導体集積回路は、
電解効果トランジスタ入力の差動増幅回路を含み、別の
電解効果トランジスタのチャンネル部′５ｒ、前記差動
増幅回路の正相入力端直流バイアス印加用の抵抗として
利用する半導体集積回路であって、前記直流バイアス印
加用電解効果トランジスタのゲートヲ、前記差動増幅回
路出力が抵抗を介して帰還される前記差動増幅回路の逆
相入力端と接地間に接続された抵抗の中間点に接続した
ものである。

さらに、前記直流バイアス印加用電解効果トランジスタ
を、直流電位を保持すべき第１の領域とは独立に別電位
を印加し得る第２の領域に形成し、前記第２の＠域を前
記直流バイアス印加用電解効果トランジスタのゲートに
接続したものである。

作用上記構成に工す、直流バイアス印加用高抵抗に電界効果
トランジスタのチャンネル部を利用し、この直流バイア
ス印加用電界効果トランジスタのゲートと差動増幅回路
出力が抵抗を介して接続されるので、直流バイアス印加
用電界効果トランジスタのゲートに正相入力信号と同相
の信号を加えることにエリ、入力信号にエリ充放電する
だめの電流が小さくなり、高抵抗のチャンネル部とゲー
トとの間に存在する容量が小さくなり、差動増幅回路の
正相入力端子からみた実効容量が小さくなり、内部イン
ピーダンスの高い容量性信号源からの信号を周波数依存
性なしに増幅することが、できる。

さらに、直流バイアス印加用電界効果トランジスタの別
電位を印加し得る第２の領域を直流バイアス印加用電界
効果トランジスタのゲートに接続して、内部インピーダ
ンスの高い容量性信号源からの信号を最も良い形で、周
波数依存性なしに増幅することができる。

実施例以下、本発明の一実施例について図面全参照しながら説
明する。

第１図は本発明の一実施例？示す半導体集積回路の回路
図であり、従来例と同一の部品に対しては同一の符号を
付し、その説明全省略する。第１図において、２２は、
第４図の従来のものと同様、直流バイアス回路８と差動
増幅回路１の正相入力端の間に接続された直流バイアス
印加用ＦＥＴであり、このＦＥＴ　２２のゲートを、差
動増幅回路１の出力端４が帰還抵抗５を介して接続され
る差動増幅回路１の逆相入力端３と接地間に接続された
帰還抵抗２３ａ　、　２３ｂ　の中間点に接続している
。

以上のように構成された半導体集積回路について、以下
、その動作を説明する。第１図において、信号源１０に
工す差動増幅回路１の正相入力端２に信号が入力され、
差動増幅回路１・に工り増幅されて、その出力端４に信
号が出力される。その際、出力信号は帰還抵抗５．２３
ａを介してＦＥＴ　２２のゲートに入力される。このと
き、ＦＥＴ２２のゲートに、差動増幅回路１の正相入力
端２に入力される正相入力信号と同相の信号が加えられ
ることになり、この正相入力信号にエリ充放電するだめ
の電流が小さくなるので、第２図に示すような、ＦＥＴ
２２の高抵抗であるＦＥＴチャンネル部２４とＦＥＴ２
２のゲート５との間に存在する容′ｈｋ２６が小さくな
る。したがって、正相入力端２からみた実効容量が小さ
くなり、内部インピーダンスの高い容量性＜Ｓ号源から
の信号全周波数依存性なしに増幅することができる。

第１図で、入力結合容量９が１０　ＰＦの条件で、帰還
抵抗５ｔ−１，５にΩ、帰還抵抗２３ａと２３ｂ　ｅそ
れぞれ１．８にΩと＆４にΩに設定することにエリ、同
一回路定数で高抵抗のＦＥＴ　２２のグー）ｋ直流電位
に接続した従来の第６図の場合の回路では出力端４の出
力信号の変化は、入力信号の周波数が１００　Ｈ２から
５　ＫＨ２において６ｄＢであったが第１図のものでは
出力信号の変化を±０．５ｄＢ以内におさえることがで
きた。

さらに、以上本実施例ではＦＥＴ２２のＮチャンネル上
下のＰ影領域をともにゲートとして用いた例を説明して
きたが、このＦＥＴ２２ｔ−含むＰウェル金直流電位に
固定し、Ｎチャンネル上部のＰ形頭載のみをゲートとし
て使用し、第１図の工うに接続をした場合でも、上記と
同様の条件での出力信号の変化は、±２．５ｄＢ以内と
なり、上下ゲートでない場合でも本実施例の効果は認め
られた。

さらに、本実施例でμＦＥＴとしてＪＦＥＴを例に用、
いて説明してきたが、ＦＥＴとして絶縁ゲート−電界効
果トランジスタ（以下、ＭＩＳＦＥＴという）を用いる
場合でも同様の効果が得られることは轟然である。この
場合、たとえばＮ基板中のＰウエルの中に作られたＮチ
ャンネルＭＩＳＦＥＴを考え、第３図に示す工うに通常
、動作時の最低直流電位に固定する必要のあるＰウニ／
Ｉ／２７の＠域とは独立に別電位を印加し得るＰウェル
２８の領域内に構成したＭＩＳＦＥＴ　、具体的には、
たとえばＮ形半導体載板２９中の独立したＰウェル２８
内に作ら′れたＮチャンネルＭ　Ｉ　Ｓ　ＦＥＴ　３０
を、高抵抗用ＦＥＴとして第１図の直流バイアス印加用
ＦＥＴ２２に用い、このＦＥＴ　１に含む領域のＰＬ７
エ／Ｉ／２８とゲート３１とを接続することに工す、本
発明の効果を、最も良い形で実現することができる。

発明の効果以上の工うに本発明に工れば、直流バイアス印加用高抵
抗に電界効果トランジスタのチャンネル部を利用して、
この直流バイアス印加用電界効果トランジスタのゲート
ヶ、差動増幅回路出力が抵抗を介して帰還される差動増
幅回路の逆相入力端と接地間に接続された抵抗の中間点
に接続したことに工す、直流バイアス印加用電界効果ト
ランジスタのチャンネル部とゲートとの間の実効容量を
小さくして、半導体集積回路の入力端子からみた実効容
４１％小さくすることができ、内部インピーダンスの高
い容量性信号源からの信号を、周波数依存性なしに増幅
することができるものである。

さらに、直流バイアス印加用電解効果トランジスタを直
流電位１に保持すべき第１の＠域とは独立に別電位を印
加し得る第２の領域中に構成し、この第２の＠域を直流
バイアス印加用電解効果トランジスタのゲートに接続し
たことにより、上記効果を最も良い形で実現することが
できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体集積回路の回路
図、第２図は同直流バイアス電解効果トランジスタを等
価回路で示した半導体集積回路の回路図、第３図は同半
導体集積回路の電界効果トランジスタの一例を示す構成
図、第４図は従来の半導体集積回路の回路図、第５図は
半導体集積回路の電界効果トランジスタ入力の差動増幅
回路の回路図、第６図は第４図の半導体集積回路を改善
した半導体集積回路の回路図である。１・・・差動増幅回路、２・・・正相入力端、３・・・
逆相入力端、４・°°出力端、５　、２３　、２３ａ　
、　２３ｂ　・・・帰還抵抗、８・・・直流バイアス回
路、１１　、１２・・・入力ＦＥＴ　。２２　、３０・・・直流バイアス印加相ＦＥＴ、　２４
・・・ＦＥＴチャンネル部、２７・・・入力ＦＥＴのＰ
ウェル、２８・・・直流バイアス印加用ＦＥＴのＰウェ
ル、３１・・・直流バイアス印加用ＦＥＴのゲート。代理人　　　森　　本　　義　　弘第１図第２図湾３図２７−人力ＦＥｒｔｎｐり２ルｚｓ　−Ｊ　；ｒ’ｆｔ　Ｋイアスεｐ刀０ｆ１４ＦＩ
ＪｔｎＰつｚ／Ｌ第４図第５図第６図

Claims

【特許請求の範囲】１、電解効果トランジスタ入力の差動増幅回路を含み、
別の電解効果トランジスタのチャンネル部を前記差動増
幅回路の正相入力端直流バイアス印加用の抵抗として利
用する半導体集積回路であつて、前記直流バイアス印加
用電解効果トランジスタのゲートを、前記差動増幅回路
出力が抵抗を介して帰還される前記差動増幅回路の逆相
入力端と接地間に接続された抵抗の中間点に接続した半
導体集積回路。２、電解効果トランジスタ入力の差動増幅回路を含み、
別の電解効果トランジスタのチャンネル部を前記差動増
幅回路の正相入力端直流バイアス印加用の抵抗として利
用する半導体集積回路であつて、前記直流バイアス印加
用電界効果トランジスタを、直流電位を保持すべき第１
の領域とは独立に別電位を印加し得る第２の領域中に形
成し、前記第２の領域を前記直流バイアス印加用電界効
果トランジスタのゲートに接続し、前記ゲートを、前記
差動増幅回路出力が抵抗を介して帰還される前記差動増
幅回路の逆相入力端を接地間に接続された抵抗の中間点
に接続した半導体集積回路。