JPH01256130A - 半導体基板 - Google Patents
半導体基板Info
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- JPH01256130A JPH01256130A JP8450588A JP8450588A JPH01256130A JP H01256130 A JPH01256130 A JP H01256130A JP 8450588 A JP8450588 A JP 8450588A JP 8450588 A JP8450588 A JP 8450588A JP H01256130 A JPH01256130 A JP H01256130A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体基板に関し、特にゲッタリングを行な
うためにその裏面に多結晶シリコン層を堆積させた半導
体基板に関するものである。
うためにその裏面に多結晶シリコン層を堆積させた半導
体基板に関するものである。
[従来の技術]
第6図は従来のシリコン単結晶基板の裏面の状態を示す
断面図である。図において、シリコン単結晶基板1は表
面2と裏面3とを備えている。このシリコン単結晶基板
1の裏面3には石英の粉を叩き付けることにより、サン
ドブラスト処理が施され、機械的歪層4が形成されてい
る。このような機械的歪層4は、シリコン単結晶基板1
を用いて所定の半導体装置を製造する際、熱処理中に発
生する微小熱誘起欠陥および重金属汚染をその機械的歪
層4内に封じ込める目的で形成されている。
断面図である。図において、シリコン単結晶基板1は表
面2と裏面3とを備えている。このシリコン単結晶基板
1の裏面3には石英の粉を叩き付けることにより、サン
ドブラスト処理が施され、機械的歪層4が形成されてい
る。このような機械的歪層4は、シリコン単結晶基板1
を用いて所定の半導体装置を製造する際、熱処理中に発
生する微小熱誘起欠陥および重金属汚染をその機械的歪
層4内に封じ込める目的で形成されている。
[発明が解決しようとする課題]
従来のシリコン単結晶基板の裏面は以上のような状態で
あるので、裏面のシリコンが剥離し、発塵する。また、
シリコン単結晶基板裏面に形成された機械的歪層は、半
導体装置の製造工程において熱処理中にその歪の緩和が
起こるため、熱処理中に発生する微小熱誘起欠陥および
重金属汚染を裏面に封じ込めるゲッター効果が熱処理時
間とともに減少するなどの問題点があった。
あるので、裏面のシリコンが剥離し、発塵する。また、
シリコン単結晶基板裏面に形成された機械的歪層は、半
導体装置の製造工程において熱処理中にその歪の緩和が
起こるため、熱処理中に発生する微小熱誘起欠陥および
重金属汚染を裏面に封じ込めるゲッター効果が熱処理時
間とともに減少するなどの問題点があった。
さらに、ゲッタリングを行なうためにその裏面に多結晶
シリコンを堆積させた半導体基板については、米国特許
束4,035,335号、特開昭58−138035号
公報などに開示されているが、そのゲッター効果は不十
分であった。
シリコンを堆積させた半導体基板については、米国特許
束4,035,335号、特開昭58−138035号
公報などに開示されているが、そのゲッター効果は不十
分であった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、半導体基板の裏面からの発塵を防止
することができるとともに、ゲッター効果が高い多結晶
シリコン薄膜が裏面に形成された半導体基板を提供する
ことを目的とする。
になされたもので、半導体基板の裏面からの発塵を防止
することができるとともに、ゲッター効果が高い多結晶
シリコン薄膜が裏面に形成された半導体基板を提供する
ことを目的とする。
[課題を解決するための手段コ
この発明に従った半導体基板は、その主面方位が(10
0)である単結晶からなる半導体基板と、その裏面に堆
積させられた多結晶シリコン層とを備えている。その多
結晶シリコン層は成長温度600℃未満で堆積させられ
、その成長の面方位がすべて(110)であるものであ
る。
0)である単結晶からなる半導体基板と、その裏面に堆
積させられた多結晶シリコン層とを備えている。その多
結晶シリコン層は成長温度600℃未満で堆積させられ
、その成長の面方位がすべて(110)であるものであ
る。
〔作用]
この発明における半導体基板は、その裏面に多結晶シリ
コン層が形成されることにより発塵を防止することがで
きる。また、その多結晶シリコン層は成長の面方位がす
べて(1101である結晶粒によって構成されているた
め、ゲッター効果は強力になる。
コン層が形成されることにより発塵を防止することがで
きる。また、その多結晶シリコン層は成長の面方位がす
べて(1101である結晶粒によって構成されているた
め、ゲッター効果は強力になる。
[実施例]
以下、この発明の一実施例を図について説明する。
第2図において、シリコン単結晶基板1は表面2と裏面
3とを備えている。裏面3には多結晶シリコン薄膜11
が形成されている。多結晶シリコン薄膜11は、その面
方位が(110)である多結晶シリコンの結晶粒12と
、その面方位が(111)である多結晶シリコンの結晶
粒13とによって構成されている。
3とを備えている。裏面3には多結晶シリコン薄膜11
が形成されている。多結晶シリコン薄膜11は、その面
方位が(110)である多結晶シリコンの結晶粒12と
、その面方位が(111)である多結晶シリコンの結晶
粒13とによって構成されている。
通常、化学的気相薄膜成長法によって堆積させられる多
結晶シリコン薄膜の結晶粒は(1111と(1101の
面方位をもって成長する。この結晶粒の成長面方位の構
成は、化学的気相薄膜成長時の温度により変動する。す
なわち、多結晶シリコン薄膜の結晶粒の成長面方位は、
温度640℃以上で化学的気相成長させると、+111
1 と+1101 とが共存し、温度600℃未満で化
学的気相成長させると、+110)のみになる。シリコ
ン単結晶基板1の裏面に堆積させられる多結晶シリコン
薄膜11はゲッタリングを目的とじて形成されるもので
ある。このような多結晶シリコン薄II!illを構成
する、(1101と+1111との面方位を有する結晶
粒12.13はゲッター効果に寄与することが判明して
いる。
結晶シリコン薄膜の結晶粒は(1111と(1101の
面方位をもって成長する。この結晶粒の成長面方位の構
成は、化学的気相薄膜成長時の温度により変動する。す
なわち、多結晶シリコン薄膜の結晶粒の成長面方位は、
温度640℃以上で化学的気相成長させると、+111
1 と+1101 とが共存し、温度600℃未満で化
学的気相成長させると、+110)のみになる。シリコ
ン単結晶基板1の裏面に堆積させられる多結晶シリコン
薄膜11はゲッタリングを目的とじて形成されるもので
ある。このような多結晶シリコン薄II!illを構成
する、(1101と+1111との面方位を有する結晶
粒12.13はゲッター効果に寄与することが判明して
いる。
ここで、第1図は温度599℃で化学的気相成長させ、
その面方位を(l 101のみにした結晶粒12から構
成される多結晶シリコン薄膜11がその裏面に形成され
た半導体基板を示しているものとする。また、第2図は
、温度650℃で化学的気相成長させ、その面方位が+
111) と(110)とを有する結晶粒12.13と
からなる多結晶シリコン薄膜11がその裏面に形成され
た半導体基板を示しているものとする。このような第1
図と第2図とで示される多結晶シリコン薄膜がその裏面
に形成された半導体基板を用いてダイナミックメモリを
製造し、特性の比較を行なった。
その面方位を(l 101のみにした結晶粒12から構
成される多結晶シリコン薄膜11がその裏面に形成され
た半導体基板を示しているものとする。また、第2図は
、温度650℃で化学的気相成長させ、その面方位が+
111) と(110)とを有する結晶粒12.13と
からなる多結晶シリコン薄膜11がその裏面に形成され
た半導体基板を示しているものとする。このような第1
図と第2図とで示される多結晶シリコン薄膜がその裏面
に形成された半導体基板を用いてダイナミックメモリを
製造し、特性の比較を行なった。
回路形成領域における結晶欠陥および重金属汚染が寄与
するリフレッシュ不良率については、面方位(111)
と(1101とが共存する場合のリフレッシュ不良率
を100とすると、面方位(1101のみの場合は6で
あった。このことは、多結晶シリコンの結晶粒の成長面
方位の構成比において(1101の面方位を有する結晶
粒が多い方が、多結晶シリコン薄膜のゲッター効果は高
いことを示している。したがって、多結晶シリコンの結
晶粒の面方位をすべてil 101 にした場合、最大
のゲッター効果を得ることができる。
するリフレッシュ不良率については、面方位(111)
と(1101とが共存する場合のリフレッシュ不良率
を100とすると、面方位(1101のみの場合は6で
あった。このことは、多結晶シリコンの結晶粒の成長面
方位の構成比において(1101の面方位を有する結晶
粒が多い方が、多結晶シリコン薄膜のゲッター効果は高
いことを示している。したがって、多結晶シリコンの結
晶粒の面方位をすべてil 101 にした場合、最大
のゲッター効果を得ることができる。
上記の効果について以下に考察する。第3Ar1!J〜
第3C図は多結晶シリコンのゲッタリングのメカニズム
を示している。第3A図を参照して、シリコン単結晶基
板1が半導体装置の製造工程に投入される前の状態が示
されている。シリコン単結晶基板1内においてはSi原
子とO原子とが結合格子を形成している。第3B図を参
照して、半導体装置製造工程中においては裏面の多結晶
シリコン薄膜11からSi原子がシリコン単結晶基板1
の中へ供給されている。また、第3C図に示すように、
多結晶シリコン薄膜11から供給された過剰Si原子を
核として、シリコン単結晶基板1の内部において格子間
酸素原子が析出している。
第3C図は多結晶シリコンのゲッタリングのメカニズム
を示している。第3A図を参照して、シリコン単結晶基
板1が半導体装置の製造工程に投入される前の状態が示
されている。シリコン単結晶基板1内においてはSi原
子とO原子とが結合格子を形成している。第3B図を参
照して、半導体装置製造工程中においては裏面の多結晶
シリコン薄膜11からSi原子がシリコン単結晶基板1
の中へ供給されている。また、第3C図に示すように、
多結晶シリコン薄膜11から供給された過剰Si原子を
核として、シリコン単結晶基板1の内部において格子間
酸素原子が析出している。
このように、半導体基板のゲッタリングは、第3B図お
よび第3C図に示すように、過剰Si原子および酸素の
析出により発生する結晶格子歪に重金属汚染および微小
熱誘起欠陥が捕獲されるものである。そこで、この発明
においては、主要因となる過剰Si原子の供給量が、半
導体基板中のゲッタリングの効果に寄与するものと考え
られている。
よび第3C図に示すように、過剰Si原子および酸素の
析出により発生する結晶格子歪に重金属汚染および微小
熱誘起欠陥が捕獲されるものである。そこで、この発明
においては、主要因となる過剰Si原子の供給量が、半
導体基板中のゲッタリングの効果に寄与するものと考え
られている。
第4図は半導体基板の裏面に形成された多結晶シリコン
薄膜11の結晶粒の成長面方位が(110)である箇所
において、シリコン単結晶基板1と多結晶シリコンの結
晶粒12との間の界面を示す断面図である。第5図は、
半導体基板の裏面に形成された多結晶シリコン薄膜11
の結晶粒の成長面方位が(1111である箇所において
、シリコン単結晶基板1と多結晶シリコンの結晶粒13
との間の界面を示す断面図である。第4図および第5図
から明らかなように、(1101の方が、シリコン単結
晶基板1に近接する多結晶シリコンのSi原子の数は多
いことがわかる。実際、面方位(1101のSi原子の
面密度は、面方位(111)のSi原子の面密度の1.
53倍であることから、過剰Si原子の供給能力は(1
101の方が+1111 より大きいと考えられる。し
たがって、前述のダイナミックメモリを製造した場合に
おいて、面方位(110)のみの結晶粒からなる多結晶
シリコン薄膜が形成された半導体基板を用いた方が、デ
バイスのリフレッシュ不良率を減少させるのに効果があ
ることが理解され得る。
薄膜11の結晶粒の成長面方位が(110)である箇所
において、シリコン単結晶基板1と多結晶シリコンの結
晶粒12との間の界面を示す断面図である。第5図は、
半導体基板の裏面に形成された多結晶シリコン薄膜11
の結晶粒の成長面方位が(1111である箇所において
、シリコン単結晶基板1と多結晶シリコンの結晶粒13
との間の界面を示す断面図である。第4図および第5図
から明らかなように、(1101の方が、シリコン単結
晶基板1に近接する多結晶シリコンのSi原子の数は多
いことがわかる。実際、面方位(1101のSi原子の
面密度は、面方位(111)のSi原子の面密度の1.
53倍であることから、過剰Si原子の供給能力は(1
101の方が+1111 より大きいと考えられる。し
たがって、前述のダイナミックメモリを製造した場合に
おいて、面方位(110)のみの結晶粒からなる多結晶
シリコン薄膜が形成された半導体基板を用いた方が、デ
バイスのリフレッシュ不良率を減少させるのに効果があ
ることが理解され得る。
[発明の効果]
以上のように、この発明によれば半導体基板の裏面に堆
積させる多結晶シリコンの結晶粒の面方位を(1101
のみにしたため、ゲッター効果の高い半導体基板を得る
ことができる。
積させる多結晶シリコンの結晶粒の面方位を(1101
のみにしたため、ゲッター効果の高い半導体基板を得る
ことができる。
第1図は多結晶シリコン薄膜の結晶粒の成長面方位が(
110)のみである半導体基板を示す断面図、第2図は
多結晶シリコン薄膜の結晶粒の成長面方位が(1111
と[110)共存の場合を示す半導体基板の断面図、第
3A図、第3B図、第3C図はこの発明に従ったゲッタ
リングメカニズムを示す模式図、第4図は半導体基板の
裏面に形成された多結晶シリコン薄膜の結晶粒の成長面
方位がil 10)である箇所において半導体基板と多
結晶シリコンとの間の界面を示す断面図、第5図は半導
体基板の裏面に形成された多結晶シリコン薄膜の結晶粒
の成長面方位が(1111である箇所において半導体基
板と多結晶シリコンとの間の界面を示す断面図、第6図
は従来の半導体基板を示す断面図である。 図において、1はシリコン単結晶基板、2はシリコン単
結晶基板の表面、3はシリコン単結晶基板の裏面、11
は多結晶シリコン薄膜、12は面方位が(1101であ
る多結晶シリコンの結晶粒である。 なお、各図中、同一符号は同一、または相当部分を示す
。
110)のみである半導体基板を示す断面図、第2図は
多結晶シリコン薄膜の結晶粒の成長面方位が(1111
と[110)共存の場合を示す半導体基板の断面図、第
3A図、第3B図、第3C図はこの発明に従ったゲッタ
リングメカニズムを示す模式図、第4図は半導体基板の
裏面に形成された多結晶シリコン薄膜の結晶粒の成長面
方位がil 10)である箇所において半導体基板と多
結晶シリコンとの間の界面を示す断面図、第5図は半導
体基板の裏面に形成された多結晶シリコン薄膜の結晶粒
の成長面方位が(1111である箇所において半導体基
板と多結晶シリコンとの間の界面を示す断面図、第6図
は従来の半導体基板を示す断面図である。 図において、1はシリコン単結晶基板、2はシリコン単
結晶基板の表面、3はシリコン単結晶基板の裏面、11
は多結晶シリコン薄膜、12は面方位が(1101であ
る多結晶シリコンの結晶粒である。 なお、各図中、同一符号は同一、または相当部分を示す
。
Claims (1)
- 【特許請求の範囲】 主表面を有し、その主面方位が(100)である単結
晶からなる半導体基板と、 前記半導体基板の裏面に、成長温度600℃未満で堆積
させられた多結晶シリコン層とを備え、その多結晶シリ
コン層は成長の面方位がすべて{110}である半導体
基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63084505A JPH07120657B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63084505A JPH07120657B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01256130A true JPH01256130A (ja) | 1989-10-12 |
JPH07120657B2 JPH07120657B2 (ja) | 1995-12-20 |
Family
ID=13832500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63084505A Expired - Lifetime JPH07120657B2 (ja) | 1988-04-05 | 1988-04-05 | 半導体基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07120657B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03235333A (ja) * | 1990-02-13 | 1991-10-21 | Mitsubishi Electric Corp | ゲッタ効果の高められた半導体基板並びに該基板を用いた半導体装置およびその製造方法 |
EP0798770A2 (en) * | 1996-03-28 | 1997-10-01 | Shin-Etsu Handotai Company Limited | Silicon wafer with superimposed polycrystalline silicon films on one main surface and its fabrication method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52120777A (en) * | 1976-04-02 | 1977-10-11 | Ibm | Ic |
-
1988
- 1988-04-05 JP JP63084505A patent/JPH07120657B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52120777A (en) * | 1976-04-02 | 1977-10-11 | Ibm | Ic |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03235333A (ja) * | 1990-02-13 | 1991-10-21 | Mitsubishi Electric Corp | ゲッタ効果の高められた半導体基板並びに該基板を用いた半導体装置およびその製造方法 |
EP0798770A2 (en) * | 1996-03-28 | 1997-10-01 | Shin-Etsu Handotai Company Limited | Silicon wafer with superimposed polycrystalline silicon films on one main surface and its fabrication method |
EP0798770A3 (en) * | 1996-03-28 | 1998-02-25 | Shin-Etsu Handotai Company Limited | Silicon wafer with superimposed polycrystalline silicon films on one main surface and its fabrication method |
Also Published As
Publication number | Publication date |
---|---|
JPH07120657B2 (ja) | 1995-12-20 |
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