JPH01253665A - 遅延回路内蔵ｌｓｉ用テスタ - Google Patents
遅延回路内蔵ｌｓｉ用テスタInfo
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- JPH01253665A JPH01253665A JP63080259A JP8025988A JPH01253665A JP H01253665 A JPH01253665 A JP H01253665A JP 63080259 A JP63080259 A JP 63080259A JP 8025988 A JP8025988 A JP 8025988A JP H01253665 A JPH01253665 A JP H01253665A
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- JP
- Japan
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- lsi
- delay
- address
- tester
- buffer memory
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- 230000001934 delay Effects 0.000 claims description 3
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- 102100040853 PRKC apoptosis WT1 regulator protein Human genes 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、入力の一部を遅延させる遅延回路を有する遅
延回路内蔵ＬＳＩをテストするときの、測定プログラム
を単純化でき、其の作成が容易になる遅延回路内蔵ＬＳ
Ｉ用テスタに関する３゜［従来の技術］ ＬＳＩのなかには、入力の一部、例えばアドレス又はデ
ータだけを遅延させる遅延回路を有するものがあり、実
際にメモリ領域に到達したときの遅延量が１６ビツトに
達するようなものも既に現われている。
延回路内蔵ＬＳＩをテストするときの、測定プログラム
を単純化でき、其の作成が容易になる遅延回路内蔵ＬＳ
Ｉ用テスタに関する３゜［従来の技術］ ＬＳＩのなかには、入力の一部、例えばアドレス又はデ
ータだけを遅延させる遅延回路を有するものがあり、実
際にメモリ領域に到達したときの遅延量が１６ビツトに
達するようなものも既に現われている。
ＬＳ、Ｉテスタとしては、テス１へプログラムでアドレ
スを指定した特定個所に指定した特定のデータが記憶さ
れるようになっていなければ、ＬＳＩの機能を確実にテ
ストすることは不可能である。
スを指定した特定個所に指定した特定のデータが記憶さ
れるようになっていなければ、ＬＳＩの機能を確実にテ
ストすることは不可能である。
これに対し、従来のＬＳＩテスタのパターン発生器では
、プログラムされたアドレスとデータは、同一サイクル
で出力され、これら両者を、テスタのサイクルで３サイ
クル以上異なったタイミンクで出力させることは出来な
かった。
、プログラムされたアドレスとデータは、同一サイクル
で出力され、これら両者を、テスタのサイクルで３サイ
クル以上異なったタイミンクで出力させることは出来な
かった。
このため、遅延回路内＠ＬＳＩを従来のＬＳＩテスタで
テス１−する際のテストプログラムは複雑なものになっ
ていた。
テス１−する際のテストプログラムは複雑なものになっ
ていた。
［発明が解決しようとする課題］
遅延回路内蔵ＬＳＩ内部での遅延量か余り人きくなけれ
は、テスＩ〜プログラムは複雑にはなるが作成できない
わけてはない。しかし、遅延量か大きくなって、特に、
そのサイクル数か２の整数乗てない場合は、プロ９９１
１作成作業が極めて複雑、困ガ１にな−〕で、実際上不
可能に近くなる。
は、テスＩ〜プログラムは複雑にはなるが作成できない
わけてはない。しかし、遅延量か大きくなって、特に、
そのサイクル数か２の整数乗てない場合は、プロ９９１
１作成作業が極めて複雑、困ガ１にな−〕で、実際上不
可能に近くなる。
本発明は、内蔵遅延回路による遅延量が大きい場合でも
、ナス１−プログラムを容易に作成できるようにした遅
延回路内蔵Ｌ Ｓ Ｉ用テスタを提供することを１−１
的とする。
、ナス１−プログラムを容易に作成できるようにした遅
延回路内蔵Ｌ Ｓ Ｉ用テスタを提供することを１−１
的とする。
［課題を解決するだめの手段］
上記目的を達成するために本発明においては、入力され
たアドレス又はデータの一方を遅延させる回路を内蔵す
るＬＳ王用のテスタにおいて、ＬＳｉ内部−Ｃ遅延され
ない他方の１、Ｓ】人力となるテスタ出力に対し、パタ
ーン発生器から出力ピンエレク１−ロニタス迄の間にバ
ッファメモリを付加して設置し、前記テスタ出力を、Ｌ
Ｓ Ｉ内部での前記遅延に相当する時間たけ、パター
ン発生器からの実時間制御によ−って１′Ｉ′ｌｉ記バ
ツフアメモリ内に滞留、遅延させて出力するようにした
。
たアドレス又はデータの一方を遅延させる回路を内蔵す
るＬＳ王用のテスタにおいて、ＬＳｉ内部−Ｃ遅延され
ない他方の１、Ｓ】人力となるテスタ出力に対し、パタ
ーン発生器から出力ピンエレク１−ロニタス迄の間にバ
ッファメモリを付加して設置し、前記テスタ出力を、Ｌ
Ｓ Ｉ内部での前記遅延に相当する時間たけ、パター
ン発生器からの実時間制御によ−って１′Ｉ′ｌｉ記バ
ツフアメモリ内に滞留、遅延させて出力するようにした
。
［作用］
上記のような手段をとれば、ＬＳｉ内部で遅延されない
Ｌ Ｓ Ｉへの入力（これはテスタ側から見れはテスタ
出力となる）は、テスタ側からＬＳＩへ送出される前に
、相千丁、ＳＩ大入力ＬＳＩ内部で遅延されるのと同一
時間だけ遅らせて出力されるから、テスタ側遅延爪とＬ
ＳＩ側遅延量とか相互に補償して、ＬＳＩ内部記憶領域
では、プログラムで指定したアドレスに、正しく対応し
て、プログラムで指定されたデータか入力されることに
なる。プロクラ１１作成に際しては、単に遅延板（サイ
クル数）を指定するだけて、アドレスとデータ間の遅れ
を意識しないで作業することか出来る。
Ｌ Ｓ Ｉへの入力（これはテスタ側から見れはテスタ
出力となる）は、テスタ側からＬＳＩへ送出される前に
、相千丁、ＳＩ大入力ＬＳＩ内部で遅延されるのと同一
時間だけ遅らせて出力されるから、テスタ側遅延爪とＬ
ＳＩ側遅延量とか相互に補償して、ＬＳＩ内部記憶領域
では、プログラムで指定したアドレスに、正しく対応し
て、プログラムで指定されたデータか入力されることに
なる。プロクラ１１作成に際しては、単に遅延板（サイ
クル数）を指定するだけて、アドレスとデータ間の遅れ
を意識しないで作業することか出来る。
［実施例コ
第１図は本発明一実施例のブロック図で、図中、１はバ
ッファメモリ、２はマルチプレクサ、３は７１〜レスフ
オーマツ）ヘコンＩ〜ローラ、４はデータフォーマノＩ
−コンｌ−ローラ、５はパターン発生器からのＸアＩ〜
レスパターン、５ａは波形整形後のＸアドレスパターン
、６はパターン発生器からのＹアドレスパターン、６ａ
は波形整形後のＹアドレスパターン、７はパターン発生
器からの２アドレス、８はパターン発生器からのデータ
パターン、８ａはデータパターン遅延出力、９はパター
ン発生器からの書き込め／読み出し制御信号である。
ッファメモリ、２はマルチプレクサ、３は７１〜レスフ
オーマツ）ヘコンＩ〜ローラ、４はデータフォーマノＩ
−コンｌ−ローラ、５はパターン発生器からのＸアＩ〜
レスパターン、５ａは波形整形後のＸアドレスパターン
、６はパターン発生器からのＹアドレスパターン、６ａ
は波形整形後のＹアドレスパターン、７はパターン発生
器からの２アドレス、８はパターン発生器からのデータ
パターン、８ａはデータパターン遅延出力、９はパター
ン発生器からの書き込め／読み出し制御信号である。
バッファメモリ１には、ＬＳＩ内の遅延回路による遅延
サイクルに相当する回数分のデータパターンが溜め込ま
れ、遅延してデータフォーマツ１〜コン１〜ローラ４へ
送出される。パターン発生器からのＸアドレス７は、実
質的にハソファメモリ内のアＩ〜レスどなるもので、例
えば、１６サイクル遅延させたい場合には、順欣インク
リメントしながら、０〜１５の数値を循環的にとる。マ
ルチプレクサ２では例えばＸアドレスが選択され、この
Ｘア１−レスと其の時人力してきたＸアドレスか組め合
わされて、バッファメモリ１の内部では、前記ＸアＩ−
レスと同一サイクルでパターン発生器から出力されバッ
ファメモリ１に入ってきたデータパー４＝ ターンは、前記Ｘアドレスに記憶される。本来、容量の
大きいメモリ内では、特定のＸ、Ｙア１−レスの組合せ
に対し特定のデータが対応するようになっているが、バ
ッファメモリ１のような容量の小さいメモリ内では、特
定データに対応するアドレスとして前記Ｘアドレスを用
いて差し支えない。
サイクルに相当する回数分のデータパターンが溜め込ま
れ、遅延してデータフォーマツ１〜コン１〜ローラ４へ
送出される。パターン発生器からのＸアドレス７は、実
質的にハソファメモリ内のアＩ〜レスどなるもので、例
えば、１６サイクル遅延させたい場合には、順欣インク
リメントしながら、０〜１５の数値を循環的にとる。マ
ルチプレクサ２では例えばＸアドレスが選択され、この
Ｘア１−レスと其の時人力してきたＸアドレスか組め合
わされて、バッファメモリ１の内部では、前記ＸアＩ−
レスと同一サイクルでパターン発生器から出力されバッ
ファメモリ１に入ってきたデータパー４＝ ターンは、前記Ｘアドレスに記憶される。本来、容量の
大きいメモリ内では、特定のＸ、Ｙア１−レスの組合せ
に対し特定のデータが対応するようになっているが、バ
ッファメモリ１のような容量の小さいメモリ内では、特
定データに対応するアドレスとして前記Ｘアドレスを用
いて差し支えない。
いまＸアＩ〜レスがＸＯ，ＸＩ、Ｘ２．Ｘ３゜と変化し
、このときのデータがＤｏ、Ｄｉ、Ｄ２゜Ｄ３．・・と
変化するものとして、このデータを、Ｘアドレスに対し
て４サイクル遅延させるには、Ｚを０．１，２，３，０
，１． と変化させ、２０＝ＤＯ，Ｚ１＝Ｄ１．Ｚ２
＝Ｄ２．Ｚ３＝Ｄ３とバッファメモリ１に記憶させる。
、このときのデータがＤｏ、Ｄｉ、Ｄ２゜Ｄ３．・・と
変化するものとして、このデータを、Ｘアドレスに対し
て４サイクル遅延させるには、Ｚを０．１，２，３，０
，１． と変化させ、２０＝ＤＯ，Ｚ１＝Ｄ１．Ｚ２
＝Ｄ２．Ｚ３＝Ｄ３とバッファメモリ１に記憶させる。
２の最大値を３としておくと、Ｘ４となったとき、２か
Ｏとなるので、バッファメモリ］のアドレスｚＯに記憶
されているＤｏが出力される。次にＸ５となると、Ｚは
１となり、Ｄｌが出力される。
Ｏとなるので、バッファメモリ］のアドレスｚＯに記憶
されているＤｏが出力される。次にＸ５となると、Ｚは
１となり、Ｄｌが出力される。
Ｘ７１’Ｌ／ス ＸＯ−＋Ｘ１−＋Ｘ２→Ｘ３→Ｘ４−
＞Ｘ５−＋Ｘ、６−＋データ入力 Ｄｏ Ｄｉ Ｄ
２ Ｄ３ Ｄ４ Ｄ５ Ｄ６Ｚ７ドレス ＺＯ
ＺＩ Ｚ２ Ｚ３ ｚＯＺＩ Ｚ２−データ出力
− −−−ＤＯＤＩＤ２ ・・」−記のように２
の最大値を指定することにより遅延させるサイクル数の
設定が可能となる。なお、Ｘアドレスは実際には０，１
．２・ −などてはなく、もっと大きい値であり、また
順次増加するわけでもない。
＞Ｘ５−＋Ｘ、６−＋データ入力 Ｄｏ Ｄｉ Ｄ
２ Ｄ３ Ｄ４ Ｄ５ Ｄ６Ｚ７ドレス ＺＯ
ＺＩ Ｚ２ Ｚ３ ｚＯＺＩ Ｚ２−データ出力
− −−−ＤＯＤＩＤ２ ・・」−記のように２
の最大値を指定することにより遅延させるサイクル数の
設定が可能となる。なお、Ｘアドレスは実際には０，１
．２・ −などてはなく、もっと大きい値であり、また
順次増加するわけでもない。
［発明の効果コ
以上説明したように本発明によれば、遅延回路内蔵ＬＳ
Ｉの記憶領域に、プロクラム上では単に遅延サイクル数
を指定するだけて、プログラムで指定した特定アドレス
と特定データの組合せを所望の如く正確に書き込むこと
ができ、厳重で確実なテストを行うことか出来る。
Ｉの記憶領域に、プロクラム上では単に遅延サイクル数
を指定するだけて、プログラムで指定した特定アドレス
と特定データの組合せを所望の如く正確に書き込むこと
ができ、厳重で確実なテストを行うことか出来る。
第１図は本発明一実施例のブロック図である。
１ バッファメモリ、 ２ マルチプレクサ、３ ・
アドレスフォーマットコントローラ、 ４データフオー
マツトコントローラ、 ５・パターン発生器からのＸ
ア１−レスパターン、 ５ａ・波形整形後のＸア１へ
レスパターン、 ６ パターン発生器からのＹ７１〜レ
スパターン、 ６ａ ・波形整形後のＹアドレスパター
ン、 ７・・パターン発生器からの２７１ヘレス、
８・パターン発生器からのデータパターン、 ８ａ・
データパターン遅延出力、 ９ ・パターン発生器か
らの書き込み／読み出し制御信号。
アドレスフォーマットコントローラ、 ４データフオー
マツトコントローラ、 ５・パターン発生器からのＸ
ア１−レスパターン、 ５ａ・波形整形後のＸア１へ
レスパターン、 ６ パターン発生器からのＹ７１〜レ
スパターン、 ６ａ ・波形整形後のＹアドレスパター
ン、 ７・・パターン発生器からの２７１ヘレス、
８・パターン発生器からのデータパターン、 ８ａ・
データパターン遅延出力、 ９ ・パターン発生器か
らの書き込み／読み出し制御信号。
Claims (1)
- １、入力されたアドレス又はデータの一方を遅延させる
回路を内蔵するＬＳＩ用のテスタにおいて、ＬＳＩ内部
で遅延されない他方のＬＳＩ入力となるテスタ出力に対
し、パターン発生器から出力ピンエレクトロニクス迄の
間にバッファメモリを付加して設置し、前記テスタ出力
を、ＬＳＩ内部での前記遅延に相当する時間だけ、パタ
ーン発生器からの実時間制御によって前記バッファメモ
リ内に滞留、遅延させて出力するようにしたことを特徴
とする遅延回路内蔵ＬＳＩ用テスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080259A JPH01253665A (ja) | 1988-04-02 | 1988-04-02 | 遅延回路内蔵ｌｓｉ用テスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080259A JPH01253665A (ja) | 1988-04-02 | 1988-04-02 | 遅延回路内蔵ｌｓｉ用テスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253665A true JPH01253665A (ja) | 1989-10-09 |
Family
ID=13713316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080259A Pending JPH01253665A (ja) | 1988-04-02 | 1988-04-02 | 遅延回路内蔵ｌｓｉ用テスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996028744A1 (fr) * | 1995-03-13 | 1996-09-19 | Advantest Corporation | Verificateur de circuit |
-
1988
- 1988-04-02 JP JP63080259A patent/JPH01253665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996028744A1 (fr) * | 1995-03-13 | 1996-09-19 | Advantest Corporation | Verificateur de circuit |
| US5930271A (en) * | 1995-03-13 | 1999-07-27 | Advantest Corporation | Circuit testing apparatus for testing circuit device including functional block |
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