JP2573401Y2 - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
- Publication number
- JP2573401Y2 JP2573401Y2 JP1989121803U JP12180389U JP2573401Y2 JP 2573401 Y2 JP2573401 Y2 JP 2573401Y2 JP 1989121803 U JP1989121803 U JP 1989121803U JP 12180389 U JP12180389 U JP 12180389U JP 2573401 Y2 JP2573401 Y2 JP 2573401Y2
- Authority
- JP
- Japan
- Prior art keywords
- calibration
- test
- calibration data
- timing
- timing calibration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案はテストプログラム中のタイミング較正命令
ごとにタイミング較正が必要であるか否かを判定し、タ
イミング較正が必要と判定されるとタイミング較正を行
い、かつその較正データを記憶しておき、タイミング較
正を必要としないと判定されると先に記憶した対応する
較正データをタイミング較正回路に設定するICテスタに
関する。
ごとにタイミング較正が必要であるか否かを判定し、タ
イミング較正が必要と判定されるとタイミング較正を行
い、かつその較正データを記憶しておき、タイミング較
正を必要としないと判定されると先に記憶した対応する
較正データをタイミング較正回路に設定するICテスタに
関する。
「従来の技術」 ICテスタにおいては被試験IC素子へ印加するテスト信
号を、その立上がり、立下がりがそれぞれ試験周期の始
めから予め決めた時間に生じるものとし、またそのテス
ト信号の印加に対する被試験IC素子の出力の判定タイミ
ングを試験周期の始めから予め決めた時間に行うように
することが重要である。このため被試験IC素子へ印加さ
れるテスト信号の立上がり、立下がりのタイミングが所
定の時点となるようにテスト信号の経路における遅延量
をタイミング較正する必要があり、同様に被試験IC素子
の出力の判定を行うタイミングを決めるストローブパル
スの経路における遅延量を較正して判定タイミングを所
定の時点とすることが行われる。特に複数の条件での試
験、つまり被試験IC素子の複数のピンにそれぞれ各別に
テスト信号を与えたときの、出力の判定においては、そ
の複数のピンへの各テスト信号の相対的タイミングを予
め決めたものとするため、各テスト信号の各経路におけ
る遅延量をタイミング較正する必要があった。しかもテ
スト項目により使用するタイミングクロックの組み合わ
せや使用するピンやテスト波形が異なるため、テスト項
目ごとにタイミング較正を必要とする。
号を、その立上がり、立下がりがそれぞれ試験周期の始
めから予め決めた時間に生じるものとし、またそのテス
ト信号の印加に対する被試験IC素子の出力の判定タイミ
ングを試験周期の始めから予め決めた時間に行うように
することが重要である。このため被試験IC素子へ印加さ
れるテスト信号の立上がり、立下がりのタイミングが所
定の時点となるようにテスト信号の経路における遅延量
をタイミング較正する必要があり、同様に被試験IC素子
の出力の判定を行うタイミングを決めるストローブパル
スの経路における遅延量を較正して判定タイミングを所
定の時点とすることが行われる。特に複数の条件での試
験、つまり被試験IC素子の複数のピンにそれぞれ各別に
テスト信号を与えたときの、出力の判定においては、そ
の複数のピンへの各テスト信号の相対的タイミングを予
め決めたものとするため、各テスト信号の各経路におけ
る遅延量をタイミング較正する必要があった。しかもテ
スト項目により使用するタイミングクロックの組み合わ
せや使用するピンやテスト波形が異なるため、テスト項
目ごとにタイミング較正を必要とする。
このため第２図に示すようにテストプロセッサ11がハ
ードディスク12からテスタのOS（オペレーティングシス
テム）やテストプログラムを取り出してテスタ本体13へ
与え、テスタ本体13がテスト信号を発生して被試験IC素
子14へ印加し、その出力をテスタ本体13に入力して試験
を行う場合に、ある種のIC素子の最初の試験の際には、
試験条件が変更するごとに（例えばテスト項目ごとに）
テスタ本体でタイミング較正を実行し、つまり各対象と
する信号経路上のタイミング較正回路15の遅延素子、つ
まり信号経路に挿入された遅延素子の遅延量を調整し、
その調整結果の較正データ（各タイミング較正回路15の
設定遅延量）をテストプロセッサ11に収集し、これをそ
のテスト項目に対する較正データファイル16として番号
を付けてハードディスク12内に記憶する。
ードディスク12からテスタのOS（オペレーティングシス
テム）やテストプログラムを取り出してテスタ本体13へ
与え、テスタ本体13がテスト信号を発生して被試験IC素
子14へ印加し、その出力をテスタ本体13に入力して試験
を行う場合に、ある種のIC素子の最初の試験の際には、
試験条件が変更するごとに（例えばテスト項目ごとに）
テスタ本体でタイミング較正を実行し、つまり各対象と
する信号経路上のタイミング較正回路15の遅延素子、つ
まり信号経路に挿入された遅延素子の遅延量を調整し、
その調整結果の較正データ（各タイミング較正回路15の
設定遅延量）をテストプロセッサ11に収集し、これをそ
のテスト項目に対する較正データファイル16として番号
を付けてハードディスク12内に記憶する。
次に同一の種類のIC素子に対する２回目以後の試験に
おいては、そのテストプログラム中に、試験条件が変更
するごとに（例えばテスト項目ごとに）タイミング較正
命令を挿入しておき、タイミング較正命令が実行される
ごとに、タイミング較正が必要か否かを判定し、つまり
前回のタイミング較正時の温度よりも温度が所定値以上
変化したり、前回のタイミング較正時よりも所定時間以
上時間が経過したりしている場合はタイミング較正が必
要と判定して、タイミング較正を行い、かつその較正デ
ータを較正データファイルとしてハードディスク12に記
憶するが、温度変化が所定値以下であり、経過時間も所
定値以内であってタイミング較正を必要としないと判定
されると、その試験条件（テスト項目）に対して先に記
憶した較正データファイル16をハードディスク12からテ
ストプロセッサ11内のメモリ17内に読み込み、そのデー
タを各試験ピンのタイミング較正回路15へ転送して、そ
のデータにその遅延量を設定する。このようにして２回
目以後のIC素子に対する試験においてはタイミング較正
を実際に行う回数を少なくし、記憶した較正データでタ
イミングを設定し、全体としてのテスト時間を短くして
いた。
おいては、そのテストプログラム中に、試験条件が変更
するごとに（例えばテスト項目ごとに）タイミング較正
命令を挿入しておき、タイミング較正命令が実行される
ごとに、タイミング較正が必要か否かを判定し、つまり
前回のタイミング較正時の温度よりも温度が所定値以上
変化したり、前回のタイミング較正時よりも所定時間以
上時間が経過したりしている場合はタイミング較正が必
要と判定して、タイミング較正を行い、かつその較正デ
ータを較正データファイルとしてハードディスク12に記
憶するが、温度変化が所定値以下であり、経過時間も所
定値以内であってタイミング較正を必要としないと判定
されると、その試験条件（テスト項目）に対して先に記
憶した較正データファイル16をハードディスク12からテ
ストプロセッサ11内のメモリ17内に読み込み、そのデー
タを各試験ピンのタイミング較正回路15へ転送して、そ
のデータにその遅延量を設定する。このようにして２回
目以後のIC素子に対する試験においてはタイミング較正
を実際に行う回数を少なくし、記憶した較正データでタ
イミングを設定し、全体としてのテスト時間を短くして
いた。
「考案が解決しようとする課題」 前述したように従来においては較正を必要としないと
判定されると、テストプロセッサ11によりハードディス
ク12から対応する較正データファイル16を読み出してタ
イミング較正回路15へ転送しており、ハードディスク12
の読み出しは、各試験ピンの較正データごとに一命令で
行っているため、一つの較正データファイル16を読み出
すのに、その試験ピン数、つまり較正データ数が多い
と、ハードディスク12のアクセスの時間が全体として長
く、転送時間が長くなる欠点があった。
判定されると、テストプロセッサ11によりハードディス
ク12から対応する較正データファイル16を読み出してタ
イミング較正回路15へ転送しており、ハードディスク12
の読み出しは、各試験ピンの較正データごとに一命令で
行っているため、一つの較正データファイル16を読み出
すのに、その試験ピン数、つまり較正データ数が多い
と、ハードディスク12のアクセスの時間が全体として長
く、転送時間が長くなる欠点があった。
「課題を解決するための手段」 この考案によれば較正データを含むテストプログラム
を記憶するハードディスクと、 信号経路に遅延素子が挿入され、その遅延素子の遅延
量として上記較正データを設定し、これを通る信号の遅
延量を調整して試験に利用し、またタイミング較正時に
上記遅延素子を含むタイミング較正回路により、上記遅
延素子に設定する上記較正データを変更して、その遅延
素子が挿入された信号経路の遅延量を調整して、タイミ
ング較正を実施するテスタ本体と、 上記ハードディスクからの上記テストプログラムに基
づき、その試験項目と対応する上記較正データを上記テ
スタ本体に送り、また試験項目ごとに上記タイミング較
正をするか否かを判定し、更に上記テスタ本体から得た
上記タイミング較正後の較正データを上記ハードディス
クに送るテストプロセッサと、から成るICテスタにおい
て、 上記較正データ及び上記タイミング較正後の較正デー
タを上記テストプロセッサから受けて一時記憶し、上記
テストプロセッサから指定される上記タイミング較正後
の較正データ又は上記較正データを上記テストプロセッ
サに送出する半導体メモリが用いられ、 上記テストプロセッサは上記タイミング較正をするか
否かの判定でタイミング較正を必要としないと判定する
と、その試験項目と対応する較正データを上記半導体メ
モリから読み出す手段を有する。
を記憶するハードディスクと、 信号経路に遅延素子が挿入され、その遅延素子の遅延
量として上記較正データを設定し、これを通る信号の遅
延量を調整して試験に利用し、またタイミング較正時に
上記遅延素子を含むタイミング較正回路により、上記遅
延素子に設定する上記較正データを変更して、その遅延
素子が挿入された信号経路の遅延量を調整して、タイミ
ング較正を実施するテスタ本体と、 上記ハードディスクからの上記テストプログラムに基
づき、その試験項目と対応する上記較正データを上記テ
スタ本体に送り、また試験項目ごとに上記タイミング較
正をするか否かを判定し、更に上記テスタ本体から得た
上記タイミング較正後の較正データを上記ハードディス
クに送るテストプロセッサと、から成るICテスタにおい
て、 上記較正データ及び上記タイミング較正後の較正デー
タを上記テストプロセッサから受けて一時記憶し、上記
テストプロセッサから指定される上記タイミング較正後
の較正データ又は上記較正データを上記テストプロセッ
サに送出する半導体メモリが用いられ、 上記テストプロセッサは上記タイミング較正をするか
否かの判定でタイミング較正を必要としないと判定する
と、その試験項目と対応する較正データを上記半導体メ
モリから読み出す手段を有する。
このように考案においては較正データファイルは半導
体メモリに格納される。半導体メモリは短時間でアクセ
スでき、かつ一命令で一較正データファイル分を連続し
て読み出し転送することができるため高速転送が可能と
なる。
体メモリに格納される。半導体メモリは短時間でアクセ
スでき、かつ一命令で一較正データファイル分を連続し
て読み出し転送することができるため高速転送が可能と
なる。
「実施例」 第１図に第２図と対応する部分に同一符号を付けて示
す。この考案においては半導体メモリ（RAM）18が設け
られ、タイミング較正時にテスタ本体13から較正データ
が得られると、テストプロセッサ11の制御により半導体
メモリ18と内部メモリ17とに記憶される。内部メモリ17
の較正データはハードディスク12に転送される。このよ
うにして較正データファイル16が半導体メモリ18とハー
ドディスク12とに記憶される。半導体メモリ18に対する
較正データファイル16の記憶はそのアドレスの順に行
い、半導体メモリ18の記憶容量以上に較正データファイ
ルが作られると、最初のアドレスから順次に重複書込み
（オーバーライト）する。
す。この考案においては半導体メモリ（RAM）18が設け
られ、タイミング較正時にテスタ本体13から較正データ
が得られると、テストプロセッサ11の制御により半導体
メモリ18と内部メモリ17とに記憶される。内部メモリ17
の較正データはハードディスク12に転送される。このよ
うにして較正データファイル16が半導体メモリ18とハー
ドディスク12とに記憶される。半導体メモリ18に対する
較正データファイル16の記憶はそのアドレスの順に行
い、半導体メモリ18の記憶容量以上に較正データファイ
ルが作られると、最初のアドレスから順次に重複書込み
（オーバーライト）する。
テストプログラムの実行中にタイミング較正命令とな
り、タイミング較正を必要とするか否かの判定を行い、
タイミング較正を必要としないと判定さると、その試験
条件（テスト項目）に対する較正データファイル16をテ
ストプロセッサ11によりまず半導体メモリ18から探して
読み出す。この読み出しは一命令で一つの較正データフ
ァイル分を読み出す。読み出された較正データファイル
をテスタ本体13へ転送し、テスタ本体13はその各較正デ
ータを対応する試験ピンのタイミング較正回路15にそれ
ぞれ設定する。被試験IC素子14の種類が変わった場合な
どでは対応する較正データファイル16が半導体メモリ18
に存在しないことがあり、この場合はハードディスク12
を探す。
り、タイミング較正を必要とするか否かの判定を行い、
タイミング較正を必要としないと判定さると、その試験
条件（テスト項目）に対する較正データファイル16をテ
ストプロセッサ11によりまず半導体メモリ18から探して
読み出す。この読み出しは一命令で一つの較正データフ
ァイル分を読み出す。読み出された較正データファイル
をテスタ本体13へ転送し、テスタ本体13はその各較正デ
ータを対応する試験ピンのタイミング較正回路15にそれ
ぞれ設定する。被試験IC素子14の種類が変わった場合な
どでは対応する較正データファイル16が半導体メモリ18
に存在しないことがあり、この場合はハードディスク12
を探す。
「考案の効果」 以上述べたように、この考案においてはタイミング較
正した時に得られる較正データファイルを半導体メモリ
18に記憶し、タイミング較正を必要としないときは半導
体メモリ18から対応する較正データファイルを読み出し
てテスタ本体へ転送するようにしたため、従来のハード
ディスク12から較正データファイルを読み出して転送す
る場合と比較して高速転送が可能となり、それだけ全体
の試験時間を短くすることができる。
正した時に得られる較正データファイルを半導体メモリ
18に記憶し、タイミング較正を必要としないときは半導
体メモリ18から対応する較正データファイルを読み出し
てテスタ本体へ転送するようにしたため、従来のハード
ディスク12から較正データファイルを読み出して転送す
る場合と比較して高速転送が可能となり、それだけ全体
の試験時間を短くすることができる。
第１図はこの考案の実施例の要部を示すブロック図、第
２図は従来のICテスタを示すブロック図である。
２図は従来のICテスタを示すブロック図である。
Claims (1)
- 【請求項１】較正データを含むテストプログラムを記憶
するハードディスクと、 信号経路に遅延素子が挿入され、その遅延素子の遅延量
として上記較正データを設定し、これを通る信号の遅延
量を調整して試験に利用し、またタイミング較正時に上
記遅延素子を含むタイミング較正回路により、上記遅延
素子に設定する上記較正データを変更して、その遅延素
子が挿入された信号経路の遅延量を調整して、タイミン
グ較正を実施するテスタ本体と、 上記ハードディスクからの上記テストプログラムに基づ
き、その試験項目と対応する上記較正データを上記テス
タ本体に送り、また試験項目ごとに上記タイミング較正
をするか否かを判定し、更に上記テスタ本体から得た上
記タイミング較正後の較正データを上記ハードディスク
に送るテストプロセッサと、から成るICテスタにおい
て、 上記較正データ及び上記タイミング較正後の較正データ
を上記テストプロセッサから受けて一時記憶し、上記テ
ストプロセッサから指定される上記タイミング較正後の
較正データ又は上記較正データを上記テストプロセッサ
に送出する半導体メモリが用いられ、 上記テストプロセッサは上記タイミング較正をするか否
かの判定でタイミング較正を必要としないと判定する
と、その試験項目と対応する較正データを上記半導体メ
モリから読み出す手段を有することを特徴とするICテス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989121803U JP2573401Y2 (ja) | 1989-10-18 | 1989-10-18 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989121803U JP2573401Y2 (ja) | 1989-10-18 | 1989-10-18 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360087U JPH0360087U (ja) | 1991-06-13 |
| JP2573401Y2 true JP2573401Y2 (ja) | 1998-05-28 |
Family
ID=31669827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989121803U Expired - Lifetime JP2573401Y2 (ja) | 1989-10-18 | 1989-10-18 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573401Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114366A (ja) * | 2005-10-19 | 2007-05-10 | Riido:Kk | タクシーの屋根上表示灯 |
-
1989
- 1989-10-18 JP JP1989121803U patent/JP2573401Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360087U (ja) | 1991-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4878209A (en) | Macro performance test | |
| CN101075482B (zh) | 半导体存储器及其测试方法 | |
| US6760856B1 (en) | Programmable compensated delay for DDR SDRAM interface using programmable delay loop for reference calibration | |
| KR20010072036A (ko) | 집적 회로의 셀프테스트를 실행하기 위한 셀프테스트장치를 포함하는 집적 회로 | |
| US6370067B1 (en) | Automatic configuration of delay parameters in a dynamic memory controller | |
| US20040030853A1 (en) | Automatic READ latency calculation without software intervention for a source-synchronous interface | |
| US20050262401A1 (en) | Central processing unit and micro computer | |
| JP2001518625A (ja) | 集積回路テスタのためのフォーマットに感応したタイミング較正 | |
| US6721904B2 (en) | System for testing fast integrated digital circuits, in particular semiconductor memory modules | |
| JP2573401Y2 (ja) | Ｉｃテスタ | |
| US5682393A (en) | Pattern generator for cycle delay | |
| JP3569232B2 (ja) | シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式 | |
| KR20080005294A (ko) | 라이브 측정으로 측정-초기화되는 지연 고정 루프 | |
| US5235699A (en) | Timing calibrate and track control circuit | |
| KR100286186B1 (ko) | 원 칩 클럭 동기식 메모리 장치 | |
| US7836327B2 (en) | Signal processing circuit for accessing a memory based on adjustable memory control clock | |
| US5598556A (en) | Conditional wait state generator circuit | |
| US6751160B1 (en) | Memory control with burst-access capability | |
| US20240134410A1 (en) | Memory system, memory access interface device and operation method thereof | |
| US20020108056A1 (en) | Semiconductor device including function verification capability | |
| US11977465B2 (en) | Method for testing a command, an apparatus for testing a command and a readable storage medium | |
| US7974147B2 (en) | Method and apparatus for monitoring memory addresses | |
| JPS60125573A (ja) | タイミングパルス発生器 | |
| JP2580649B2 (ja) | 記憶装置制御方式 | |
| JPH1138095A (ja) | Ｉｃテスタのタイミングデータ転送回路、及びタイミングデータ転送方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |