JPH01253664A - デイザによるしきい値測定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、しきい値を有する電子デバイスのしきい値を
ディザを用いて測定する方法及びそれを用いて該テバイ
スの良否判定を行う方法に関し、特に、高速かつ測定デ
ータの信頼性を保証できる測定方法に関する。

〈従来技術とその問題点〉 比較器やアナログ・デジタル変換器等の入力信号に対す
るしきい値を有する電子デバイスでは、しきい値の正確
な測定が必要である。

本発明の説明では、アナログ・デジタル変換器（ＡＤＣ
）を例示しているが、その他のしきい値を有する電子デ
バイスについても本発明が実施されることは容易に理解
されよう。Ａ　Ｉ）　Ｃのしきい値であるしきい電圧の
測定におけるディザ法でば、測定ずべきしきい電圧の近
傍をディザで走査することによりしきい電圧の測定精度
を向上していた。

ディザ振幅をＶｄとすると、Ｎピント・ディザではｄ　
−Ｖｄ／２Ｎの精度でしきい電圧Ｖｔを求められる。測
定は、粗測定用人力■。を与え、その入力にディザを重
量することにより精度を向上している。−・般にディザ
によりしきい電圧をはさみ込む方法をとる。

ディザを変化させて、Ａ　Ｉ）　Ｃの出力が逐次近似さ
れるように、Ａ　Ｄ　Ｃの出力が監視される。

このような方法を実施するための装置が本願と同一の出
願人による特許出願である特開昭６１−］、　８１２２
２号「アナログ・デジタル変換器測定装置」に開示され
ている。このような測定装置の構成・動作そのものにつ
いては、この特許出願中に詳細に述べられているので、
ここでは本発明の説明に必要な限りでしか説明しない。

第１Ａ図はごの種の測定装置の構成を示すフロック図で
ある。第１Ａ図において、ディザｉｚのデジタル・アナ
ログ変換器（ＤＡＣ）１１７の出力とバイアスｓｉ２の
１．）　Ａ　Ｃ１，２３の出力Ｇよ、それぞれの出力抵
抗Ｒ２，Ｒ１で加重して加算増幅器１４で加算され、被
測定素子であるＡ　Ｉ’）　Ｃ１５に入力される。この
入力はＡＤＣ１５でΔＤ変換され、その出力コードは、
ディザ源１１にすｉ）還される。期待値メモリ１１３に
は、ここにおける被測定素子であるＡＤＣ１５の出力コ
ートの１！Ｊ１待値、ずなわちＡＤＣ］　５の特性が理
想的である場合に出力されるべき出力コードの値が格納
されティる。ＡＤＣ１５の実際の出力コードとその１０
１待値を比較器１１１で比較して、その結果を逐次近似
レジスタ（ＳＡＲ）１１５を介してＤ　Ａ　Ｃ１１７に
与えることにより、ＡＤＣ１５の出力コードが期待値と
なるように逐次近似を行う（詳細は止揚特許出願　を参
照）。この逐次近似が収束した時の５ＡＲ１１５の内容
を結果メモリ１１９に書き込む。バイアス源１２におい
ては、ＡＤＣ１５が理想的である場合のしきい電圧に比
例する電圧を発生ずるようなコードがワードメモリ１２
１に格納されており、このコードをＤＡＣ１２３によっ
てアナログ電圧に変換している。このような測定装置に
より、止揚の特許出願に示すように、ＡＩ）Ｃ１５のし
きい電圧を高速かつ高い精度で求めることができる。な
おＡＤＣ１５のしきい電圧はその出力コードのビット帯
に応じて多数存在するので、各々のしきい電圧について
、同様な測定を行うことができる。その際には、ＣＰＵ
１３の制御により、期待値メモリ１１３やワードメモリ
１２１の続出アドレスおよび結果メモリに対する書込ア
ドレスを変更する。なおり　Ａ　Ｃ１１７、ＤＡＣ１２
３の出力抵抗　Ｒ２、Ｒ１と算算増幅器１４の差動増幅
器１４１の帰還抵抗Ｒ３は、ＡＤＣ１５のフルスケール
・レンジ、ピント数、オフセラＩ・を考慮して、必要な
測定精度を得るように定められる。

しかしながら、このような測定装置では、結果−５＝ メモリに格納されるデータは逐次的に吟味されることな
く、全てのしきい電圧の測定後に吟味されていたのでＡ
ＤＣの良否判定に長時間を要した。

吟味される内容は、ＳＡＲの上限や下限値をとっていな
いか、あるいは引きつづくしきい電圧間の差電圧がミッ
シングコード発生と判定すべき程大きくないかである。

さらにまた、ＡＤＣ１５がヒステリシスを有する場合は
、逐次近似の順序により、異るしきい電圧を与える。こ
のようなヒステリシスの存在は、検出することができな
かった。

〈発明の目的〉 本発明の目的は、測定異常及び被測定ＡＤＣ良否判定を
即時実行するとともに、ヒステリシスの検出も行い、測
定の高速化と測定データの信Φ工１性向上を達成して、
上記の問題点を解消するごとである。

〈発明の概要〉 本発明の一実施例を用いた装置では、デイリ′値が所定
範囲を越えたり、引きつづく測定値間の隔りが所定値以
上のときは、実時間でＣＰＵに割込−〇− むことにより、測定の異常を通知する。また、ＣＰＵは
そのいずれが生起したかを読み取ることもできる。さら
にディザが収束して後さらにディザの所定微小振幅を変
化して、被測定ＡＤＣの出力コードの変化により、ヒス
テリシスを検出して、ＣＰＵに通知するようにしている
。ＣＰＵはこれらの通知を受けて、直ちに適切な処理を
行うことができる。

〈発明の実施例〉 本発明の一実施例を用いた装置（以下本装置と呼称する
）のブロック図は、基本的には第１Ａ図と同様の構成を
とるが、第１図に示すような修正と詳細を有する。

本装置では、第１Ａ図の従来技術による装置と異る部分
として、第１図に示す配線Ｗ１、マルチプレクサ（ＭＸ
）］１ａ、ＭＸ］１１３へのＣＰＵ１３からの入力端１
２０、及び結果メモリ１１９の内部構成がある。

比較器１１１の出力は、５ＡＲ１１５に入力されると同
時並列に配線Ｗ１を介してシフトレジスタ（ＳＲ）２０
６にも人力される。５Ｒ２０６は４段から成る。各段は
、ｈａ、）＋３、ｈｌ、ｈｌであり、ｈ４に人力された
データは、順次り３、ｈｚ、ｈｌ　ヘシフト入力される
。

ｈ、及び６３段の内容は、数値ｎ、ｎ＋１とのそれぞれ
の一致を検出するため、ＮＸＯＲ回路２０５．２０３に
入力される。またｈｌ、６３段の内容は相互に一致する
かどうかをテストするためＭＸＯＲ２０４に入力される
。

ＡＮＤ回路２０２はＮＸＯＲ回路２０３．２０４．２０
５の入力が全て肯定であるときを検出して、Ｈメモリ２
０１に格納する。

上記動作のタイミングはＣＰＵ１３によって行われる。

ＭＸ１１８ばＣＰＵＩ　３の指令により、ＳＡＲ１１５
の出力またば入力端１２０へのＣＰＵ１３からのデータ
を択一的にＤＡＣｌｌ、７へ入力する。ＳＡＲ１１５の
データは、さらに従来技術によると同様のＤＸメモリ２
１０にも入力され、ＡＤＣ１５の各設定に対するディザ
の値が順次入力される。Ｄメモリ２１０はプッシコ、・
ダラン・スタックであって各段Ｄ１、Ｄ２、Ｄ３・・・
から成る。５ＡＲ１１，５からＤＩに人力されたデータ
はＣＰＵ１３の指令により順次Ｄ２．Ｄ３・・・へとシ
フトされる。又、Ｄｌ、Ｄ２のデータは差分回路２１１
に入力される。差分回路２１１はＤＩのデータからＤ２
のデータを減算〆その結果を比較器２１４に与える。

比較器２１４はレジスタ２０９の内容と差分回路２１１
の出力を比較し、その結果をＡ’Ｏメモリ２１５の所定
位置に入力すると同時に、ＯＲ回路２１６へも入力する
。レジスタ２０９の内容は、引きつづくしきい値間の許
容差範囲を与えるデータであり、ＡＤＣ１５の良否判定
基準の１つとなる。レジスタ２０７にはディザの最大値
（本装置では＋１２８）と最小値（本装置では−１２７
）を置数する。ディザは８ビツト・ワードで与えられる
。レジスタ２０８にはＡＤＣ１’５の仕様から定まるデ
ィザ値の許容限界を置数する。比較器２１２．２１３は
、５ＡＲ１１５の出力とレジスタ２０７．２０８の出力
をそれぞれ比較して、その結果をＡＯメモリ２１５及び
ＯＲ回路２１６に通知する。

ＯＲ回路２１６は、比較器２１２．２１３．２１４の結
果が１つでも肯定的（測定異常、又はＡＤＣ１５不良）
であれば、肯定出力をＡ１メモリ２１７に格納しＣＰＵ
１３に割込む。

ＡＩメモリ、ＡＯメモリの内容は、ＣＰＵ１３によって
読み取られる。

ＡＯメモリ２１５に格納されるデータは次のとおりであ
る。レジスタ２０７の内容に関連して、ディザ値がディ
ザの最大値あるいは最小値のいずれかであることを示す
データ（このデータはＯＲ回路２１６にも送られる）及
び、そのいずれであるかを示すデータが格納される。デ
ィザが収束したかどうかがこのデータかられかる。

レジスタ２０８の内容に関連して、ディザ値がＡＤＣ１
５の仕様で定る許容限界外（例えば±１／４ＬＳＢなど
）を示すデータ（このデータはＯＲ回路２１６にも送ら
れる）及び、ディザ値が許容範囲の上側か下側かを示す
データが格納されレジスタ２０９の内容に関連して、引
きつづくディザ値の差がＡＤＣ１５の仕様で定る許容限
界外であることを示すデータ（こればＯＲ回路２１６に
も送られる）及び、ディザ値の差が許容範囲の上側か下
側かを示すデータが格納される。

レジスタ２０９の内容についてさらに説明する。

被測定ＡＤＣ１５の引きつづくしきい電圧間の差がある
値以下では、ミッシングコード（符合抜け）と判定する
のが一般的であり、またある値以上であれば単調性が保
証されないことを意味している。

従って比較器２１４の出力は、ミッシングコードと単調
性の不具合を判別した結果である。

ＡＩメモリ２１７の内容が肯定的であれば、ディザ値が
その最大値、最小値であるか許容限界外かあるいは、引
きつづくディザ仏間の差が許容差範囲外にあることにな
り、いずれの場合も測定異常としてＣＰＵ１３に通知さ
れる。ＣＰＵ１３は、測定異常のどれが生じたかを知る
ためＡＯメモリ２１５の内容を読み取る。

ＭＸｌｌＢがＳＡＲ出力を選択しているときは、通常の
測定モードにある。バイアス源１２から与えられるアナ
ログ出力は加算増幅器１４を介してＡ、　ｌ）　Ｃ１，
５を線形掃引してゆく。ＡＤＣ１５の各アナログ人力は
ＡＤＣ１５の理想しきい電圧を与えるよう調整されてお
り、ＡＤＣ１５より十分精度の高いＤＡＣ１２３を選ぶ
のが普通である。次にディザ源１１によりＡＩＬＩＣ１
５のしきい電圧の理想値からのずれを逐次近似すること
により決定する。ＤＡＣ１２３の出力を次のしきい電圧
に換えて同様のことを繰り返す。各しきい電圧毎にＡ１
メモリ２１７をチエツクする。ＡＤＣ１５がヒステリシ
スを有する場合の本装置の動作は次の通りである。

第２図は、ＡＤＣ１５のヒステリシスとディザの最小ピ
ッ１−相当電圧■の関係を示す。横軸はＡＤＣ１５のア
ナログ入力電圧を表わし、縦軸はΔＤＣ１５のテジタル
出力値を示している。

Ｖｔｎ及びＶｔｎ’　はＡＤＣ１５のヒステリシスを示
すための下側しきい電圧と上側しきい電圧である。Ｖｍ
はディザ源１２がしきい電圧の逐次近似を終了したとき
のＡＤＣ１５の入力電圧である。縦軸はＡＩ）Ｃ１５の
出力デシタル値を表わす。

本発明の方法ではヒステリシスの検出をっぎのように行
っている。

ディザ源１２の逐次近似が終了して、ディザ値が確定す
ると、それを初期値とし、ＭＸ１１８ばＤＡＣ１１７へ
の入力端１２０とする。

ＣＰＵ１３はＤメモリ２１０のＤｌの値からＶｍに対応
するディザ値を知り、ＤＡＣ１１７に逐次デジタル値を
入力して、ＡＤＣ１５のアナログ入力をＶｍ＋ｖ、Ｖｍ
、Ｖｍ−ｖ、Ｖｍと変えて、ＡＤＣ１５の出力を５Ｒ２
０６に格納する。

これをヒステリシスルーチンと呼称する。第２図におい
て、ＡＤＣ１５の人出力関係は次のとおりである。ヒス
テリシスルーチン終了後の出力値のＳＲ２０６における
位置も同時に示した。

（イ）図（ａ） ＝Ｖ＋ｖ　　　　ｎ＋１　　　　　　　ｈ＋Ｖ　ｍ　　
　　　　ｎ　　　　　　　　　ｈ　２Ｖ　ｍ　＋Ｖ　　
　ｎ　　　　　　　ｈ　３Ｖ　ｍ　　　　　　ｎ　　　
　　　　　　ｈ　ａ（ロ）図の（ｂ）（出力の（）内は
初期値がｎ＋１のとき） 一人左一　　」汰−−汁−Ｌ更旦 Ｖｍ　　　　ｎ（ｎ＋１） Ｖｍ＋ｖ　　ｎ　（ｎ＋１）　　　ｈ＋Ｖｍ　　　　ｎ
（ｎ＋１）　　　ｈｚ Ｖｍ−ｖ　　ｎ（ｎ）　　　　　　ｈ、＋Ｖｍ　　　　
ｎ　（ｎ）　　　　　　ｈ４（ハ）図の（Ｃ）（出力の
（）内は初１υｊ値がｎ］−１のとき） 入力　　　−量方一　　）四ス曵± Ｖｍ　　　　ｎ　（ｎ＋１） Ｖｍ＋ｖ　　ｎ→−Ｌ（ｎ＋１）ｈ＋ Ｖｍ　　　　ｎ＋１　（ｎ＋１）ｈｚ Ｖｒｒｌ−ｖ　　ｎ（ｎ）　　　　　　ｈ３Ｖｍ　　　
　ｎ　（ｎ）　　　　　　ｈ４（ニ）図の（ｄ）（出力
の（）内は初期値がｎ＋１のとき） 入力　　　−汎カー　　五ヱフ瓜１ Ｖｍ　　　　ｎ　（ｎ＋１） Ｖｍ＋ｖ　　ｎ（ｎ＋’ｌ）　　　ｈ＋Ｖｍ　　　　ｎ
（ｎ＋１）　　　ｈｚ Ｖｍ−ｖ　　ｎ　（ｎ＋１）　　　ｈ３Ｖｍ　　　　ｎ
（ｎ＋１）　　　ｈｓ （ホ）Ｖｔｎ＜Ｖｍ−ｖ、Ｖｍ＜Ｖｔｎ’　＜Ｖｍ＋■
の場合（出力の（）内は初期値が ｎ＋１のとき） 入力　　　　出力　　　ＳＲ２０６ Ｖｍ　　　　　ｎ　　、（ｎ＋１） Ｖｍ＋ｖ　　ｎ−１−１（ｎ＋１）　　　　ｈ。

Ｖｍ　　　　ｎ＋１　（ｎ＋１’）　　　　ｈｚＶｍ−
ｖ　　ｎ＋１（ｎ＋１）　　　　ｈ３Ｖｍ　　　　ｎ＋
１　（ｎ＋１）　　　ｈ。

その他の場合も容易に上記の表を完成することができる
。本装置のｈｌ、ｈ２、ｈ３、ｈ４の内容は、ヒステリ
シスルーチン終了後に次のようなテストを行う。

テストＡ：　　　　　　ｈｌ＝ｎ＋１ テストＢ：　　　　　　ｈ２＝ｈ４ テストＣ：　　　　　　ｈ３＝ｎ 」−記（イ）〜（ホ）の例では、テストＡ、テストＢ、
テスｌ−Ｃの全てを満足するものはなく、ヒステリシス
存在のテストができる。

なお■ｍ−ｖ＜ＶｔｎでＶｊｎ’＜ＶｍやＶｍ＜Ｖｔｎ
でＶｔｎ’＜Ｖｍ−１−ｖでは、全てのテストを満足す
るが、このような小さなヒステリシスは許容できるもの
である。

上記のテストＡ、テストＢ１テストＣばそれぞれＮＸ０
Ｒ２０５、ＮＸ０Ｒ２０４，、ＮＸ０Ｒ２０３によって
行われ、その結果ばＣＰＵ１３に割込みＨメモリ２０１
に格納される。ＣＰｔＪ１３はＨメモリ２０１を読み取
り、ヒステリシスの大きさを知る。従って、しきい電圧
測定値の異常を知ることが出来る。

なお、ディザ振幅を変えることにより、異るヒステリシ
ス幅のテストが可能となる。また、比較器２１２．２１
３の入力をＳＡＲ１１５出力からＤメモリ２１０のＢ１
段の内容とすることにより、判定時刻をＤメモリ２１０
に基くようにすることが容易となる。

〈発明の効果〉 以上の詳述したように、ディザによるしきい値測定デー
タの信頼性が保証されないときは、ＣＰＵ１３がそれを
知ることができるので、測定の信頼性を向上することが
できる。また、詳述した中にある特定の結果のみ読み取
ってその結果を利用するだけでも、測定異常の検定には
十分である。

これらはハードウェア化されるとき、実時間でＣＰＵに
割り込むようにすることも容易であり、逐次被測定デバ
イスの検定が行われ良否判別がなされる。

【図面の簡単な説明】

第１Ａ図は従来技術のディザを用いた測定装置のブロッ
ク図、第１図は本発明の一実施例を用いた装置の特徴を
表わす部分の詳細図、第２図はヒステリシス検出を説明
するための図である。 １１：ディザ源；１２：バイアス源； １３　：ＣＰＵ；　１’４　：加算増幅器；１５：アナ
ログ・デジタル変換器（ＡＤＣ）ｉｌｌｌ：比較器；１
１３二期待値メモリ；１１５；逐次近似レジスタ（ＳＡ
Ｒ）；ｌ１７，１２３：デジタル・アナログ変換器（Ｄ
ＡＣ）’　；　１１８：マルチプレクサ（ＭＸ）；１１
９：結果メモリ；１２０：ＣＰＵ１３からの入力端；　
２０１　：　Ｈメモリ；２０６：シフトレジスタ（ＳＲ
）；２０７．２０Ｂ、２０９：レジスフ；２１０：Ｄメ
モリ；２１１：差分回路１２１２，２１３，２１４：比
較器；２１５：ＡＯメモリ；２１７：Ａｌメモリ。

Claims (1)

1. 【特許請求の範囲】 １、入力信号に対して少くとも１つのしきい値を有する
   電子デバイスの測定において、所定振幅を有するディザ
   により前記しきい値を測定する場合、ディザの値と測定
   された前記しきい値から測定異常を指示するようにした
   ディザによるしきい値測定方法。 ２、前記測定された前記ディザ値が第１の所定範囲にな
   いとき前記測定異常を指示するようにした請求項１記載
   のディザによるしきい値測定方法。 ３、２つの前記ディザの値に対する前記測定された前記
   しきい値間の差分が第２の所定範囲にないとき前記測定
   異常を指示するようにした請求項１記載のディザによる
   しきい値測定方法。 ４、同一の前記ディザの値に対して相異る前記測定され
   た前記しきい値であるとき前記測定異常を指示するよう
   にした請求項１記載のディザによるしきい値測定方法。 ５、前記電子デバイスがアナログ・デジタル変換器であ
   る請求項１あるいは２あるいは３あるいは４記載のディ
   ザによるしきい値測定方法。