JPH0580123A - 集積回路検査装置 - Google Patents
集積回路検査装置Info
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- JPH0580123A JPH0580123A JP3241577A JP24157791A JPH0580123A JP H0580123 A JPH0580123 A JP H0580123A JP 3241577 A JP3241577 A JP 3241577A JP 24157791 A JP24157791 A JP 24157791A JP H0580123 A JPH0580123 A JP H0580123A
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Abstract
(57)【要約】
【目的】デジタルデバイス内のＤＡＣ部のテストを短時
間で正確に、しかも安価にテストする。 【構成】被検査ＤＡＣ Ｆ21が理想とする出力レベルの
電圧を出力する基準ＤＡＣ Ｆ1 を備え、基準ＤＡＣ
Ｆ1 の出力レベルに許容誤差を加算した許容レベルと被
検査ＤＡＣ Ｆ21の出力レベルとを比較し、被検査ＤＡ
Ｃ Ｆ21の出力レベルが許容レベルを越えたときに不良
であると判定する。
間で正確に、しかも安価にテストする。 【構成】被検査ＤＡＣ Ｆ21が理想とする出力レベルの
電圧を出力する基準ＤＡＣ Ｆ1 を備え、基準ＤＡＣ
Ｆ1 の出力レベルに許容誤差を加算した許容レベルと被
検査ＤＡＣ Ｆ21の出力レベルとを比較し、被検査ＤＡ
Ｃ Ｆ21の出力レベルが許容レベルを越えたときに不良
であると判定する。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ・デジタル
コンバータ（ＤＡＣ）が内蔵されたデジタル集積回路の
検査装置に関する。
コンバータ（ＤＡＣ）が内蔵されたデジタル集積回路の
検査装置に関する。
【０００２】
【従来の技術】音声信号等のアナログ信号処理用とし
て、デジタルデバイス内に、デジタル・アナログコンバ
ータを内蔵したデバイスが増加している。デジタルデバ
イス内のＤＡＣ部のテスト方法として従来、デジタル
テスタのＤＣテスト機能を用いる方法、ＤＡＣ部のみ
アナログテスタを用いる方法、アナログ・デジタル混
載テスタを用いる方法、があった。
て、デジタルデバイス内に、デジタル・アナログコンバ
ータを内蔵したデバイスが増加している。デジタルデバ
イス内のＤＡＣ部のテスト方法として従来、デジタル
テスタのＤＣテスト機能を用いる方法、ＤＡＣ部のみ
アナログテスタを用いる方法、アナログ・デジタル混
載テスタを用いる方法、があった。
【０００３】
【発明が解決しようとする課題】しかしながら上述した
ような方法にはそれぞれ以下のような問題があった。
ような方法にはそれぞれ以下のような問題があった。
【０００４】デジタルテスタのＤＣテスト機能を用い
る方法 被測定状態を設定するためにファンクションテストパタ
ーンを動作させ、次にＤＣテスト機能を用いる必要があ
るため、測定状態数が多いとソフト処理時間が長くな
る。ＤＣテスト機能の測定精度が被測定素子（ＤＵＴ）
のＤＡＣ精度に比べ十分には高くない。
る方法 被測定状態を設定するためにファンクションテストパタ
ーンを動作させ、次にＤＣテスト機能を用いる必要があ
るため、測定状態数が多いとソフト処理時間が長くな
る。ＤＣテスト機能の測定精度が被測定素子（ＤＵＴ）
のＤＡＣ精度に比べ十分には高くない。
【０００５】ＤＡＣ部のみアナログテスタを用いる方
法 デジタル部はデジタルテスタ、アナログ部はアナログテ
スタを用いる必要があるため、テストコストが高くな
る。アナログテスタでは被測定状態をテスタのピン数不
足等のために設定できない場合がある。
法 デジタル部はデジタルテスタ、アナログ部はアナログテ
スタを用いる必要があるため、テストコストが高くな
る。アナログテスタでは被測定状態をテスタのピン数不
足等のために設定できない場合がある。
【０００６】アナログ・デジタル混載テスタを用いる
方法 検査装置が高価であるため設備費が高く、製品の高騰化
を招く。
方法 検査装置が高価であるため設備費が高く、製品の高騰化
を招く。
【０００７】この発明はこのような問題に鑑みてなされ
たものであって、デジタルデバイス内のＤＡＣ部のテス
トを短時間で正確に、しかも安価にテストすることので
きる集積回路検査装置を提供することを目的とする。
たものであって、デジタルデバイス内のＤＡＣ部のテス
トを短時間で正確に、しかも安価にテストすることので
きる集積回路検査装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は、ＤＡＣを内
蔵した半導体集積回路の検査装置であって、基準ＤＡＣ
および被検査ＤＡＣに同一のデジタルデータを入力する
デジタルデータ入力回路と、入力されたデジタルデータ
に応じて被検査ＤＡＣの理想出力レベルの電圧を出力す
る基準ＤＡＣと、基準ＤＡＣの理想出力レベルに、前記
被検査ＤＡＣの許容誤差を加算して許容レベルを求める
加算器と、被検査ＤＡＣの出力レベルと、許容レベルと
を比較する比較器と、を備え、被検査ＤＡＣの出力レベ
ルが許容レベルを越えたとき、被検査ＤＡＣの不良を判
定することを特徴とする。
蔵した半導体集積回路の検査装置であって、基準ＤＡＣ
および被検査ＤＡＣに同一のデジタルデータを入力する
デジタルデータ入力回路と、入力されたデジタルデータ
に応じて被検査ＤＡＣの理想出力レベルの電圧を出力す
る基準ＤＡＣと、基準ＤＡＣの理想出力レベルに、前記
被検査ＤＡＣの許容誤差を加算して許容レベルを求める
加算器と、被検査ＤＡＣの出力レベルと、許容レベルと
を比較する比較器と、を備え、被検査ＤＡＣの出力レベ
ルが許容レベルを越えたとき、被検査ＤＡＣの不良を判
定することを特徴とする。
【０００９】
【作用】この発明においては、デジタルデータ入力回路
から入力されたデジタルデータに応じて基準ＤＡＣおよ
び被検査ＤＡＣはアナログの電圧レベルを出力する。こ
のとき基準ＤＡＣは半導体集積回路内に内蔵されている
被検査ＤＡＣが理想とする理想出力レベルの電圧を出力
するから、基準ＤＡＣの出力レベルと被検査ＤＡＣの出
力レベルとを比較するだけで被検査ＤＡＣの出力レベル
の良否を判定することができる。この比較時、基準ＤＡ
Ｃの理想出力レベルには加算器によって許容誤差が加算
されて許容レベルが求められ、被検査ＤＡＣの出力レベ
ルはその許容レベルと比較されるから、被検査ＤＡＣの
良否判定は所定の許容範囲をもって行われる。
から入力されたデジタルデータに応じて基準ＤＡＣおよ
び被検査ＤＡＣはアナログの電圧レベルを出力する。こ
のとき基準ＤＡＣは半導体集積回路内に内蔵されている
被検査ＤＡＣが理想とする理想出力レベルの電圧を出力
するから、基準ＤＡＣの出力レベルと被検査ＤＡＣの出
力レベルとを比較するだけで被検査ＤＡＣの出力レベル
の良否を判定することができる。この比較時、基準ＤＡ
Ｃの理想出力レベルには加算器によって許容誤差が加算
されて許容レベルが求められ、被検査ＤＡＣの出力レベ
ルはその許容レベルと比較されるから、被検査ＤＡＣの
良否判定は所定の許容範囲をもって行われる。
【００１０】
【実施例】図１はこの発明の実施例を示している。この
実施例のテスタは、基準電圧を発生する高精度ＤＡＣ
Ｆ1 、差動増幅器Ｚ1 ，Ｚ2 ，Ｚ3 、コンパレータ
Ｃ1 ，Ｃ2 、コンパレータレベルからＴＴＬレベルへの
レベル変換器Ｔ1 ，Ｔ2 、および論理素子（ＡＮＤ回
路）Ｌ1 から構成されている。このテスタに、ＤＡＣ
Ｆ21を内蔵したＤＵＴ Ｆ2 が装着される。ＤＡＣ Ｆ
21およびＤＡＣ Ｆ1 には同一のデジタルデータが入力
される。
実施例のテスタは、基準電圧を発生する高精度ＤＡＣ
Ｆ1 、差動増幅器Ｚ1 ，Ｚ2 ，Ｚ3 、コンパレータ
Ｃ1 ，Ｃ2 、コンパレータレベルからＴＴＬレベルへの
レベル変換器Ｔ1 ，Ｔ2 、および論理素子（ＡＮＤ回
路）Ｌ1 から構成されている。このテスタに、ＤＡＣ
Ｆ21を内蔵したＤＵＴ Ｆ2 が装着される。ＤＡＣ Ｆ
21およびＤＡＣ Ｆ1 には同一のデジタルデータが入力
される。
【００１１】以下、図１を参照してＤＡＣ Ｆ21のテス
ト方法を説明する。被検査ＤＡＣ Ｆ21と基準ＤＡＣ
Ｆ1 に対し、出力値が同一となるデジタルデータを同時
に入力する。そして被検査ＤＡＣ Ｆ21の出力Ｏ0 を差
動増幅器Ｚ2 のプラス側入力に結線し、基準ＤＡＣ Ｆ
1 の出力Ｏ1 を差動増幅器Ｚ1 およびＺ3 のプラス側入
力に結線する。出力Ｏ0 ，Ｏ1 はそれぞれ被検査ＤＡＣ
Ｆ21，基準ＤＡＣ Ｆ1 に入力されたデジタルデータ
に対応するアナログレベルを示し、その電圧値はそれぞ
れＶDUT ，Ｖ01である。なお被検査ＤＡＣ Ｆ21の精度
に比して基準ＤＡＣ Ｆ1 の精度が十分に高く、基準Ｄ
ＡＣ Ｆ1 の出力レベルＶ01は被検査ＤＡＣの理想出力
電圧Ｖ1(X)と一致する。
ト方法を説明する。被検査ＤＡＣ Ｆ21と基準ＤＡＣ
Ｆ1 に対し、出力値が同一となるデジタルデータを同時
に入力する。そして被検査ＤＡＣ Ｆ21の出力Ｏ0 を差
動増幅器Ｚ2 のプラス側入力に結線し、基準ＤＡＣ Ｆ
1 の出力Ｏ1 を差動増幅器Ｚ1 およびＺ3 のプラス側入
力に結線する。出力Ｏ0 ，Ｏ1 はそれぞれ被検査ＤＡＣ
Ｆ21，基準ＤＡＣ Ｆ1 に入力されたデジタルデータ
に対応するアナログレベルを示し、その電圧値はそれぞ
れＶDUT ，Ｖ01である。なお被検査ＤＡＣ Ｆ21の精度
に比して基準ＤＡＣ Ｆ1 の精度が十分に高く、基準Ｄ
ＡＣ Ｆ1 の出力レベルＶ01は被検査ＤＡＣの理想出力
電圧Ｖ1(X)と一致する。
【００１２】差動増幅器Ｚ2 のマイナス側入力には 1/2
ＶCCレベルが加わるように分割抵抗Ｒ21，Ｒ22にてＶCC
電圧が分圧されている。この場合、Ｒ21＝Ｒ22である。
ここで、被検査ＤＡＣ Ｆ21の絶対精度は±ＮLSB のレ
ベル内にあれば良いものとする。この±ＮLSB は仕様に
よって決定される値であり、例えば１２ビットのＤＡＣ
であっても１０ビットの精度しか必要としない場合には
高く設定されるようになる。差動増幅器Ｚ1 のマイナス
側入力には〔 1/2ＶCC−ＮLSB 相当電圧〕レベルが加わ
るように抵抗Ｒ11，Ｒ12を選択し、また差動増幅器Ｚ3
のマイナス側入力には〔 1/2ＶCC＋ＮLSB 相当電圧〕レ
ベルが加わるように抵抗Ｒ31，Ｒ32を選択する。また抵
抗Ｒ13，Ｒ23，Ｒ33はＺ1 ，Ｚ2 ，Ｚ3 の増幅率の決定
用外付け抵抗で、全抵抗ともＭ倍の増幅率を得る値に選
択されいる。すると差動増幅器Ｚ1 ，Ｚ2 ，Ｚ3 の出力
Ｏ2 ，Ｏ3 ，Ｏ4 の電圧Ｖ02，Ｖ03，Ｖ04はそれぞれ以
下の式で表される。
ＶCCレベルが加わるように分割抵抗Ｒ21，Ｒ22にてＶCC
電圧が分圧されている。この場合、Ｒ21＝Ｒ22である。
ここで、被検査ＤＡＣ Ｆ21の絶対精度は±ＮLSB のレ
ベル内にあれば良いものとする。この±ＮLSB は仕様に
よって決定される値であり、例えば１２ビットのＤＡＣ
であっても１０ビットの精度しか必要としない場合には
高く設定されるようになる。差動増幅器Ｚ1 のマイナス
側入力には〔 1/2ＶCC−ＮLSB 相当電圧〕レベルが加わ
るように抵抗Ｒ11，Ｒ12を選択し、また差動増幅器Ｚ3
のマイナス側入力には〔 1/2ＶCC＋ＮLSB 相当電圧〕レ
ベルが加わるように抵抗Ｒ31，Ｒ32を選択する。また抵
抗Ｒ13，Ｒ23，Ｒ33はＺ1 ，Ｚ2 ，Ｚ3 の増幅率の決定
用外付け抵抗で、全抵抗ともＭ倍の増幅率を得る値に選
択されいる。すると差動増幅器Ｚ1 ，Ｚ2 ，Ｚ3 の出力
Ｏ2 ，Ｏ3 ，Ｏ4 の電圧Ｖ02，Ｖ03，Ｖ04はそれぞれ以
下の式で表される。
【００１３】 Ｖ02＝（ＶI(X)− 1/2ＶCC＋ＮLSB 相当電圧）Ｍ Ｖ03＝（ＶDUT(X)− 1/2ＶCC）Ｍ Ｖ04＝（ＶI(X)− 1/2ＶCC−ＮLSB 相当電圧）Ｍ である。なお被検査ＤＡＣの理想出力電圧ＶI(X)は前述
したようにＶ01と一致するものとする。ここで、Ｖ02は
ＤＡＣの上限電圧値を示し、Ｖ04はＤＡＣの下限電圧値
を示し、この発明の基準電圧に対応する。また、Ｖ03は
被検査ＤＡＣ Ｆ21からの出力電圧値である。そこで、
コンパレータＣ1 ，Ｃ2 によって被検査ＤＡＣ Ｆ21の
出力電圧Ｖ03を上下限電圧Ｖ02およびＶ04と比較する。
したようにＶ01と一致するものとする。ここで、Ｖ02は
ＤＡＣの上限電圧値を示し、Ｖ04はＤＡＣの下限電圧値
を示し、この発明の基準電圧に対応する。また、Ｖ03は
被検査ＤＡＣ Ｆ21からの出力電圧値である。そこで、
コンパレータＣ1 ，Ｃ2 によって被検査ＤＡＣ Ｆ21の
出力電圧Ｖ03を上下限電圧Ｖ02およびＶ04と比較する。
【００１４】コンパレータＣ1 のプラス側にはＶ02が入
力され、マイナス側にはＶ03が入力されて比較が行われ
る。コンパレータＣ1 の出力が“Ｈ”になる条件は、Ｖ
02−Ｖ03＞０Ｖである。すなわち、 Ｖ02−Ｖ03＝Ｍ〔ＶI(X)− 1/2ＶCC＋ＮLSB 相当電圧−ＶDUT(X)＋ 1/2ＶCC〕 ＝Ｍ〔ＶI(X)−ＶDUT(X)＋ＮLSB 相当電圧〕 ＞０Ｖ ＶI(X)−ＶDUT(X)＞−ＮLSB 相当電圧 となる。
力され、マイナス側にはＶ03が入力されて比較が行われ
る。コンパレータＣ1 の出力が“Ｈ”になる条件は、Ｖ
02−Ｖ03＞０Ｖである。すなわち、 Ｖ02−Ｖ03＝Ｍ〔ＶI(X)− 1/2ＶCC＋ＮLSB 相当電圧−ＶDUT(X)＋ 1/2ＶCC〕 ＝Ｍ〔ＶI(X)−ＶDUT(X)＋ＮLSB 相当電圧〕 ＞０Ｖ ＶI(X)−ＶDUT(X)＞−ＮLSB 相当電圧 となる。
【００１５】また、コンパレータＣ2 のプラス側にはＶ
03が入力され、マイナス側にはＶ04が入力されて比較が
行われる。コンパレータＣ2 の出力が“Ｈ”になる条件
は、Ｖ03−Ｖ04＞０Ｖである。すなわち、 Ｖ03−Ｖ04＝Ｍ〔ＶDUT(X)− 1/2ＶCC−ＶI(X)＋ 1/2ＶCC＋ＮLSB 相当電圧〕 ＝Ｍ〔ＶDUT(X)−ＶI(X)＋ＮLSB 相当電圧〕 ＞０Ｖ ＶDUT(X)−ＶI(X)＞−ＮLSB 相当電圧 ＶI(X)−ＶDUT(X)＜ＮLSB 相当電圧 となる。
03が入力され、マイナス側にはＶ04が入力されて比較が
行われる。コンパレータＣ2 の出力が“Ｈ”になる条件
は、Ｖ03−Ｖ04＞０Ｖである。すなわち、 Ｖ03−Ｖ04＝Ｍ〔ＶDUT(X)− 1/2ＶCC−ＶI(X)＋ 1/2ＶCC＋ＮLSB 相当電圧〕 ＝Ｍ〔ＶDUT(X)−ＶI(X)＋ＮLSB 相当電圧〕 ＞０Ｖ ＶDUT(X)−ＶI(X)＞−ＮLSB 相当電圧 ＶI(X)−ＶDUT(X)＜ＮLSB 相当電圧 となる。
【００１６】したがってコンパレータＣ1 , Ｃ2 の出力
Ｏ05，Ｏ06がともに“Ｈ”になるのは被検査ＤＡＣ Ｆ
21の出力レベルが理想電圧から±ＮLSB の誤差範囲内に
ある場合である。図２は良品と判定される出力電圧レベ
ルを示した図である。
Ｏ05，Ｏ06がともに“Ｈ”になるのは被検査ＤＡＣ Ｆ
21の出力レベルが理想電圧から±ＮLSB の誤差範囲内に
ある場合である。図２は良品と判定される出力電圧レベ
ルを示した図である。
【００１７】コンパレータ出力Ｏ05，Ｏ06はレベル変換
器Ｔ１，Ｔ２にてＴＴＬレベルに変換されてＡＮＤ回路
Ｌ1 に入力される。ＡＮＤ回路Ｌ1 では出力Ｏ05，Ｏ06
がともに“Ｈ”であるときに“Ｈ”の信号を出力する。
この場合には被検査ＤＡＣが良品であり、逆にＡＮＤ回
路Ｌ1 から“Ｌ”が出力される場合は被検査ＤＡＣが不
良品である。
器Ｔ１，Ｔ２にてＴＴＬレベルに変換されてＡＮＤ回路
Ｌ1 に入力される。ＡＮＤ回路Ｌ1 では出力Ｏ05，Ｏ06
がともに“Ｈ”であるときに“Ｈ”の信号を出力する。
この場合には被検査ＤＡＣが良品であり、逆にＡＮＤ回
路Ｌ1 から“Ｌ”が出力される場合は被検査ＤＡＣが不
良品である。
【００１８】
【発明の効果】この発明においては基準ＤＡＣの出力レ
ベルと被検査ＤＡＣの出力レベルとを比較することによ
って、アナログテスタを用いることなく集積回路内のＤ
ＡＣのレベルテストを行うことができる。そして、この
場合の検査は短時間で精度良く行うことができ、また、
設備のコストアップを防止することもできる。
ベルと被検査ＤＡＣの出力レベルとを比較することによ
って、アナログテスタを用いることなく集積回路内のＤ
ＡＣのレベルテストを行うことができる。そして、この
場合の検査は短時間で精度良く行うことができ、また、
設備のコストアップを防止することもできる。
【図１】実施例のＤＡＣ検査装置の回路図
【図２】被検査ＤＡＣの良品レベルを示した図
Claims (1)
- 【請求項１】ＤＡＣを内蔵した半導体集積回路の検査装
置であって、 基準ＤＡＣおよび被検査ＤＡＣに同一のデジタルデータ
を入力するデジタルデータ入力回路と、 入力されたデジタルデータに応じて被検査ＤＡＣの理想
出力レベルの電圧を出力する基準ＤＡＣと、 基準ＤＡＣの理想出力レベルに、前記被検査ＤＡＣの許
容誤差を加算して許容レベルを求める加算器と、 被検査ＤＡＣの出力レベルと、許容レベルとを比較する
比較器と、 を備え、被検査ＤＡＣの出力レベルが許容レベルを越え
たとき、被検査ＤＡＣの不良を判定することを特徴とす
る集積回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241577A JPH0580123A (ja) | 1991-09-20 | 1991-09-20 | 集積回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241577A JPH0580123A (ja) | 1991-09-20 | 1991-09-20 | 集積回路検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580123A true JPH0580123A (ja) | 1993-04-02 |
Family
ID=17076390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241577A Pending JPH0580123A (ja) | 1991-09-20 | 1991-09-20 | 集積回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580123A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853774A (ja) * | 1981-09-25 | 1983-03-30 | Toshiba Corp | Ｌｓｉの試験方法 |
| JPH03100478A (ja) * | 1989-09-14 | 1991-04-25 | Fujitsu Ltd | Ｄ／ａ変換器試験装置 |
-
1991
- 1991-09-20 JP JP3241577A patent/JPH0580123A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853774A (ja) * | 1981-09-25 | 1983-03-30 | Toshiba Corp | Ｌｓｉの試験方法 |
| JPH03100478A (ja) * | 1989-09-14 | 1991-04-25 | Fujitsu Ltd | Ｄ／ａ変換器試験装置 |
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