JPH03100478A - Ｄ／ａ変換器試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ Ｄ／Ａ変換器のＤＣ試験を行うＤ／Ａ変換器試験装置に
関し、 簡単な操作で効率良＜　Ｄ／Ａ変換器のＤＣ試験を行う
ことができるようにすることを目的とし、テストパター
ンに対応したパターンが入力されるＤ／Ａ変換器と、該
Ｄ／Ａ変換器の出力電圧に正の可変電圧を加えた上限電
圧を出力する上限電圧生成回路と、該Ｄ／Ａ変換器の出
力電圧に負の可変電圧を加えた下限電圧を出力する下限
電圧生成回路と、該テストパターンが入力される試験対
象のＤ／Ａ変換器の出力電圧が該下限電圧と該上限電圧
の間にあるかどうかを判定する判定回路と、を備えて構
成する。

［産業上の利用分野］ 本発明は、Ｄ／Ａ変換器のＤＣ試験を行うＤ／Ａ変換器
試験装置に関する。

［従来の技術］ Ｄ／Ａ変換器の試験には、ＤＣ試験、機能試験及び伝達
特性試験がある。この３つの試験のうち、ＤＣ試験が最
も長時間を要する。

第４図はＤＣ試験を行うＤ／Ａ変換器試験装置を示す。

試験対象であるＤ／Ａ変換器１０のデータ入力端子は、
テストパターン発生器１２のデータ出力端子に接続され
ている。テストパターン発生器１２には、Ｄ／Ａ変換器
１０の入力ビット数Ｎに応じた各種テストパターンが格
納されており、キーボード１４を操作して特定のテスト
パターンを選択する。試験時間を短縮するために、さら
にそのテストパターンのうちの出力コードを複数個選択
する。Ｄ／Ａ変換器１０の出力電圧Ｖは、試験装置１６
に供給され、ディジタル変換の適否が判定される。

すなわち、Ｄ／Ａ変換器１０の出力電圧Ｖは、スイッ・
チ１８を介してコンパレータ２ＯＡ及び２０Ｂの各反転
入力端子に供給される。コンパレータ２ＯＡ、２０Ｂの
非反転入力端子にはそれぞれ、可変電圧電源２２Ａ、２
２Ｂの出力電圧Ｖ、、Ｖ、が供給されている。コンパレ
ータ２ＯＡ、２０Ｂの出力は判定回路２４へ供給され、
判定回路２４はＶＬ　＜ｖ＜ｖ、ｌであるかどうか、す
なわち、コンパレータ２ＯＡの出力が高レベルでコンパ
レータ２ＯＢの出力が低レベルであるかどうかを判定す
る。この判定結果は、表示器２６に表示される。

Ｄ／Ａ変換器１０のＤＣ試験は次のようにして行われる
。すなわち、試験者は、テストパターン発生器１２の出
力コードに応じて、可変電圧電源２２Ａ、２２Ｂの出力
電圧Ｖｌｌ、ＶＬを手動調整した後、キーボード１４の
スタートキーを押し、表示器２６の表示を見る。試験者
は、このような一連の処理をテストパターン発生器１２
からの各コードについて行う。また、試験は製造された
全てのＤ／Ａ変換器について行なう。

［発明が解決しようとする課題］ しかし、テストパターン発生器１２の各出力コード毎に
、可変電圧電源２２Ａ、２２Ｂの出力電圧を手動調整し
なければならないので、操作が煩雑であるとともに、テ
ストに長時間を要する。特に、高分解能のＤ／Ａ変換器
１０に対する試験時間が長くなる。

本発明の目的は、このような問題点に鑑み、簡単な操作
で効率良＜　Ｄ／Ａ変換器のＤＣ試験を行うことができ
るＤ／Ａ変換器試験装置を提供することにある。

〔課題を解決するための手段］ 第１図は本発明の原理構成を示す。

図中、１は試験対象のＤ／Ａ変換器であり、テストパタ
ーンが入力される。

２はＤ／Ａ変換器であり、このテストパターンに対応し
たパターンが入力される。Ｄ／Ａ変換器１と２のビット
数が同一の場合には、対応パターンはテストパターンと
同一になる。

３は上限電圧生成回路であり、Ｄ／Ａ変換器２の出力電
圧に正の可変電圧を加えた上限電圧ＶＨを出力する。

４は下限電圧生成回路であり、Ｄ／Ａ変換器２の出力電
圧に負の可変電圧を加えた下限電圧Ｖｔを出力する。

５は判定回路であり、Ｄ／Ａ変換器１の出力電圧Ｖが下
限電圧ＶＬと上限電圧ＶＩＩの間にあるかどうかを判定
する。

［作用］ テストパターンをＤ／Ａ変換器１へ供給すると、これに
対応した上下限電圧ＶｌｌＩＳＶＬが自動的に生成され
、判定回路５へ供給される。

したがって、上下限電圧ｖ、１ＳＶＬを手動設定する必
要がなく、簡単な操作で効率良＜　Ｄ／Ａ変換器のＤＣ
試験を行うことができる。

［実施例］ 以下、図面に基づいて本発明の一実施例を説明する。

第２図はＤ／Ａ変換器試験装置１６Ａの構成を示す。第
４図と同一構成要素には同一符号を付してその説明を省
略する。

この試験装置１６Ａは、第５図に示す試験装置１６の構
成要素の他に、テーブルＲＯＭ２８、入力ビット数設定
器２９、Ｄ／Ａ変換器３０、加算器３２Ａ及び３２Ｂ１
並びにボルテージホロア３６Ａ及び３６Ｂを備えている
。

テストパターン発生器１２のデータ出力端子は、テーブ
ルＲＯＭ２ｇのアドレス入力端子に接続されている。テ
ーブルＲＯＭ２８のアドレス入力端子の上位２ビツトに
は、Ｄ／Ａ変換器１０のビット数Ｎ（本実施例では４．
８．１２のいずれかとする）を区別するための入力ビッ
ト数設定器２９の出力端子が接続されている。テーブル
ＲＯＭ２８のデータ出力端子は、Ｄ／Ａ変換器３０のデ
ータ入力端子に接続されている。Ｄ／Ａ変換器１０及び
３０の入力ビット数はそれぞれＮＳＭであり、Ｍ＞Ｎと
なっている。例えば、Ｍは１６であり、Ｎは４．８又は
１２である。

ここで、Ｄ／Ａ変換器１０は、変換が正確である場合、
参照電圧を■５とすると、例えば、入力３−ドａＭ−１
ａｍ−２°”ａｌａ、を次の電圧Ｖ、に変換する。

Ｖｗ　＝（ａ＋＋−＋　　’　２’−’　＋ａｗ−＊　
　・２”−”＋・・・＋ａＩ　・２１＋ａ０　・２°）
・Ｖ　ｓ　／　２　’　　　　　・・・　（１）同様に
、Ｄ／Ａ変換器３０は、入力コードｂ、Ｉｂ、−３・・
ｂ、ｂｏを次の電圧Ｖ、、に変換する。

Ｖｍ＝（ｂｗ−＋　　・２’−’＋ｂ＊−□　・２１１
−２＋・　・・＋ｂ、・２１　＋ｂ。　・２°）・Ｖ　
ｓ　／　２　’　　　　　・　・　・　（２）テーブル
ＲＯＭ２８は、Ｖ、＝Ｖ、が成立するように、入力コー
ドａｘ−＋８つ−２　・・・ａｔ　ａ。

をｂｉ＋−＋　ｌ）ｗ−ｚ　”　”　ｂ＋　ｂｏに変換
する。

Ｄ／Ａ変換器３０の出力電圧Ｖ。は、演算増幅器を用い
て構成した加算器３２Ａ及び３２Ｂの一方の入力端子に
供給される。加算器３２．Ａ及び３２Ｂの他方の入力端
子にはそれぞれ、可変電圧電源３４Ａ、３４Ｂの出力電
圧ΔＶ１−Δ■が供給される。ここにΔＶはＶｓに比し
小さな正数である。可変電圧電源３４Ａ及び３４Ｂは、
両出力電圧の絶対値が等しくなるように連動して調整さ
れる。加算器３２Ａ及び３２Ｂの出力電圧ＶＨ＝Ｖ８＋
ΔＶ、ＶＬ＝Ｖ、−ΔＶはそれぞれ、演算増幅器を用い
て構成したボルテージホロア３６Ａ１３６Ｂを介してコ
ンパレータ２ＯＡ、２０Ｂの非反転入力端子に供給され
る。

また、テストパターン発生器１２からは、判定回路２４
へ第３図（Ｂ）に示すような判定のタイミングクロック
が供給され、表示器２６へテストパターンの各コードが
供給される。

次に、上記の如く構成された本実施例の動作を説明する
。

試験を行なう前に、例えば毎日１回、Ｄ／Ａ変換器３０
の変換精度が充分であるかどうかを確認しておく。

スイッチ１８を閉じ、入力ビット数設定器２９を操作し
てＤ／Ａ変換器１０の入力ビツト数Ｎを設定し、可変電
圧電源３４Ａ及び３４Ｂの出力電圧ΔＶ、−ΔＶを調整
する。また、キーボード１４を操作して、テストパター
ン発生器１２に格納されている各種テストパターンのう
ち、ビット数Ｎのテストパターンを選択する。キーボー
ド１４のスタートキーを押すと、テストパターン発生器
１２から例えば第３１！ｌ　（Ａ＞に示すようなテスト
パターンが出力される。テストパターン発生器１２の出
力コードに対応した電圧ＶうがＤ／Ａ変換器３０から出
力され、コンパレータ２ＯＡ及び２０Ｂの非反転入力端
子にそれぞれ第３図（Ａ）に示すようなＶ）ｌ＝ＶＩＩ
＋ΔＶ、ＶＬ＝Ｖ、−ΔＶが供給される。判定回路２４
は、コンパレータ２０Ａの出力が高レベルであり、かつ
、コンパレータ２ＯＢの出力が低レベルであれば、すな
わち、ＶＬ　＜Ｖ＜Ｖ□であれば、アナログ変換が適正
に行われたと判定し、そうでなけれは不良品と判定′す
る。表示器２６にはその判定結果がテストパターン発生
器１２の出力コードに対応して表示される。

このようにして、簡単な操作で高速にＤ／Ａ変換器１０
のＤＣ試験を行うことができる。

なお、上記構成は、アナログ変換時間が基準時間以内で
あるかどうかを試験する変換特性試験にも適用すること
ができる。この場合、■□、ＶＬをコンパレータ２ＯＡ
及び２０Ｂの非反転入力端子へ先に供給しておくために
、例えば、テストパターン発生器１２とＤ／Ａ変換器１
０との間にゲートを設け、このゲートを閉じておき、コ
ードをまずテーブルＲＯＭ２８へ供給し、一定時間後に
このゲートを開いて該コードをＤ／Ａ変換器１０へ供給
する。そして、Ｄ／Ａ変換器の出力値が上昇（下降）す
る場合には、ゲート間抜コンパレータ２ＯＢ（２ＯＡ）
が低レベルから高レベル（高レベルから低レベル）に変
化するまでの時間をクロックパルスで測定し、この時間
を基準値と比較する。

また、Ｎ＝ＭとすればテーブルＲＯＭ２８が不要となる
。この場合、Ｎの異なる値に対しては、Ｎの異なる複数
の高精度Ｄ／Ａ変換器３０を並列に備え、対応するＤ／
Ａ変換器３０をテストパターン発生器１２のデータ出力
端子に切り換え接続することにより対処する。

さらに、加算器３２Ｂの代わりに減算器を用い、これに
可変電圧電源３４Ａの出力を供給すれば、可変電圧電源
３４Ｂは不要となる。また、可変電圧電源３４Ａ及び３
４Ｂの各出力電圧を別々に設定できるように構成しても
よい。

［発明の効果］ 以上説明した如く、本発明に係るＤ／Ａ変換器試験装置
では、テストパターンを試験対象のＤ／Ａ変換器へ供給
すると、これに対応した比較判定用上下限電圧が自動的
に生成されて判定回路へ供給されるので、上下限電圧を
手動設定する必要がなく、簡単な操作で効率良＜　Ｄ／
Ａ変換器のＤＣ試験を行うことができるという優れた効
果を奏し、試験時間の短縮及び試験コストの低減に寄与
するところが大きい。

【図面の簡単な説明】

第１図は本発明に係るＤ／Ａ変換器試験装置の原理構成
を示すブロック図である。 第２図及び第３図は本発明の一実施例に係り、第２図は
Ｄ／Ａ変換器試験装置の構成を示す回路図、 第３図（Ａ）はテストパターンと上下限電圧Ｖ８、■、
との関係を示す波形図、第３図（Ｂ）は判定のタイミン
グクロック波形図である。 第４図は従来のＤ／Ａ変換器試験装置の回路図である。 ３２Ａ、３２Ｂは加算器 ３６Ａ、３６Ｂはボルテージホロア 図中、 ｌ０１３０はＤ／Ａ変換器 ２ＯＡ、２０Ｂはコンパレータ ２２Ａ、２２Ｂ、３４Ａ、３４Ｂは可変電圧電源 ２４は判定回路 ２６は表示器 ２８はテーブルＲＯＭ 第 １ 図

Claims (1)

1. 【特許請求の範囲】 テストパターンに対応したパターンが入力されるＤ／Ａ
   変換器（２）と、 該Ｄ／Ａ変換器（２）の出力電圧に正の可変電圧を加え
   た上限電圧（Ｖ＿Ｈ）を出力する上限電圧生成回路（３
   ）と、 該Ｄ／Ａ変換器（２）の出力電圧に負の可変電圧を加え
   た下限電圧（Ｖ＿Ｌ）を出力する下限電圧生成回路（４
   ）と、 該テストパターンが入力される試験対象のＤ／Ａ変換器
   （１）の出力電圧が該下限電圧と該上限電圧の間にある
   かどうかを判定する判定回路（５）と、 を有することを特徴とするＤ／Ａ変換器試験装置。