JPH03204229A - Ａ／ｄ変換器の試験方法 - Google Patents
Ａ／ｄ変換器の試験方法Info
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- JPH03204229A JPH03204229A JP34285489A JP34285489A JPH03204229A JP H03204229 A JPH03204229 A JP H03204229A JP 34285489 A JP34285489 A JP 34285489A JP 34285489 A JP34285489 A JP 34285489A JP H03204229 A JPH03204229 A JP H03204229A
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- 238000012360 testing method Methods 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 abstract description 14
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 101100115778 Caenorhabditis elegans dac-1 gene Proteins 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 101100015484 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPA1 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器の試験方法に関し、特に逐次比較
型Ａ／Ｄ変換器の電気的緒特性を試験するＡ／Ｄ変換器
の試験方法に関する。
型Ａ／Ｄ変換器の電気的緒特性を試験するＡ／Ｄ変換器
の試験方法に関する。
従来、かかる逐次比較型Ａ／Ｄ変換器の試験方法は概ね
次の２通りの方法が一般的てあり、第一の方法を第２図
および第３図を参照し、第二の方法を第４図を参照して
説明する。
次の２通りの方法が一般的てあり、第一の方法を第２図
および第３図を参照し、第二の方法を第４図を参照して
説明する。
第２図は一般的な逐次比較型Ａ ／’ Ｄ変換器のブロ
ック図であり、第３図は従来の一例を説明するためのＡ
／Ｄ変換器の試験方法のフロー図である。
ック図であり、第３図は従来の一例を説明するためのＡ
／Ｄ変換器の試験方法のフロー図である。
第２図および第３図に示すように、第一の方法は出力コ
ードの変化を検知してアナログ入力の遷移点を測定する
方法である。すなわち、逐次比較型Ａ／Ｄ変換器はｎビ
ットＤ／Ａ変換部１とコンパレータ３およびｎビット逐
次比較レジスタ（ＳＡＲ）２とから構成されている。ま
ず、ｎビットＤ／Ａ変換部１に対する初期設定としてＲ
ＥＦＨ（基準入力端子Ｈｉｇｈ側）にＶｌｌ、ＲＥＦＬ
（基準入力端子Ｌｏｗ側）にＶＢ２とそれぞれレベル
を設定し、５ＩＧ（信号入力端子）はＶＢ２に設定する
。次に、この状態で変換を開始し、ｎビット逐次比較レ
ジスタ（ＳＡＲ）２およびコンパレータ３により比較を
行って出力Ｄ○（ＬＳＢＩ 〜Ｄ ｎ−１１Ｍ５Ｂ）が
ａｌｌ”Ｏ”であることを確認する。次に、ＳＩＧのレ
ベルを刻み幅ドが変化した時のＳＩＧのレベルを読み取
る。更に、このフローで全遷移点を求め、しかる後それ
ぞれが規格内であるか否かを試験している。また、規格
内であるか否かの試験は出力コードを読み取るたびに判
定してもよい。
ードの変化を検知してアナログ入力の遷移点を測定する
方法である。すなわち、逐次比較型Ａ／Ｄ変換器はｎビ
ットＤ／Ａ変換部１とコンパレータ３およびｎビット逐
次比較レジスタ（ＳＡＲ）２とから構成されている。ま
ず、ｎビットＤ／Ａ変換部１に対する初期設定としてＲ
ＥＦＨ（基準入力端子Ｈｉｇｈ側）にＶｌｌ、ＲＥＦＬ
（基準入力端子Ｌｏｗ側）にＶＢ２とそれぞれレベル
を設定し、５ＩＧ（信号入力端子）はＶＢ２に設定する
。次に、この状態で変換を開始し、ｎビット逐次比較レ
ジスタ（ＳＡＲ）２およびコンパレータ３により比較を
行って出力Ｄ○（ＬＳＢＩ 〜Ｄ ｎ−１１Ｍ５Ｂ）が
ａｌｌ”Ｏ”であることを確認する。次に、ＳＩＧのレ
ベルを刻み幅ドが変化した時のＳＩＧのレベルを読み取
る。更に、このフローで全遷移点を求め、しかる後それ
ぞれが規格内であるか否かを試験している。また、規格
内であるか否かの試験は出力コードを読み取るたびに判
定してもよい。
第４図は従来の他の例を説明するためのＡ／Ｄ変換器の
試験回路のブロック図である。
試験回路のブロック図である。
第４図に示すように、第二の方法は出力コードを基準Ｄ
ＡＣによりアナログ出力に変え、そのアナログ出力と入
力信号との差を測定する方法である。この方法のフロー
は、まずゼロスケール調整を行うため、被測定Ａ／Ｄ変
換部４の最下位出力コードを保ちつつ最下位の遷移点に
限りなく近いレベルを基準信号発生器８の出力であるＳ
ＩＧに与える。その時のリファレンスＤ／Ａ変換部５お
よびバッファアンプ７を介した引算回路６の出力がゼロ
になるよう引算回路６にオフセットを加える。すなわち
、ＺＥＲＯＡＤＪＵＳＴを行う。
ＡＣによりアナログ出力に変え、そのアナログ出力と入
力信号との差を測定する方法である。この方法のフロー
は、まずゼロスケール調整を行うため、被測定Ａ／Ｄ変
換部４の最下位出力コードを保ちつつ最下位の遷移点に
限りなく近いレベルを基準信号発生器８の出力であるＳ
ＩＧに与える。その時のリファレンスＤ／Ａ変換部５お
よびバッファアンプ７を介した引算回路６の出力がゼロ
になるよう引算回路６にオフセットを加える。すなわち
、ＺＥＲＯＡＤＪＵＳＴを行う。
次に、リファレンスＤ／Ａ変換部５のフルスケール調整
を行うために、被測定Ａ／Ｄ変換器の最上位出力コード
からｌ５ＴＥＰ下がったコードを保ちつつ最上位の遷移
点に限りなく近いレベルをＳＩＧに与え、その時の引算
回路６の出力がゼロになるようにリファレンスＤ／Ａ変
換部５のゲインを調整する。すなわちＦＵＬＬ ＡＤ
ＪＵＳＴを行う。次に、基準信号発生器８からＳＩＧに
ゼロスケールからフルスケールまで変化する信号を入力
して、引算回路６の出力が規格以内か否かを試験する。
を行うために、被測定Ａ／Ｄ変換器の最上位出力コード
からｌ５ＴＥＰ下がったコードを保ちつつ最上位の遷移
点に限りなく近いレベルをＳＩＧに与え、その時の引算
回路６の出力がゼロになるようにリファレンスＤ／Ａ変
換部５のゲインを調整する。すなわちＦＵＬＬ ＡＤ
ＪＵＳＴを行う。次に、基準信号発生器８からＳＩＧに
ゼロスケールからフルスケールまで変化する信号を入力
して、引算回路６の出力が規格以内か否かを試験する。
以上の結果より、被試験Ａ／Ｄ変換器の良否判定が行わ
れる。
れる。
上述した従来の試験方法においては、まず第一の方法は
その測定フローからもわかるように高ビットになったり
（すなわち、ｎが大きくなる）、分解能を上げようとす
る（すなわち、ＶＲ’を小さくする）と、ループ回数が
激増して測定時間が非常に長くなるという欠点を有する
。
その測定フローからもわかるように高ビットになったり
（すなわち、ｎが大きくなる）、分解能を上げようとす
る（すなわち、ＶＲ’を小さくする）と、ループ回数が
激増して測定時間が非常に長くなるという欠点を有する
。
また、第二の方法は比較的精度よく高ビットなＡ／Ｄ変
換器を試験することかできるが、サンプルごとにゼロス
ケールオフセット調整とフルスケールオフセット調整を
行わなければならず、その工程を自動化しようとすると
、マイクロコンピュータ等を使ったかなり大がかりな測
定システムを構築しなければならないという欠点を有す
る。
換器を試験することかできるが、サンプルごとにゼロス
ケールオフセット調整とフルスケールオフセット調整を
行わなければならず、その工程を自動化しようとすると
、マイクロコンピュータ等を使ったかなり大がかりな測
定システムを構築しなければならないという欠点を有す
る。
本発明の目的は、容易且つ高速な試験を実現するととも
に、経済的に実現できるＡ／Ｄ変換器の試験方法を提供
することにある。
に、経済的に実現できるＡ／Ｄ変換器の試験方法を提供
することにある。
本発明のＡ／Ｄ変換器の試験方法は、逐次比較型Ａ／Ｄ
変換器の良否を複数項目にわたって判定する試験方法に
おいて、被測定Ａ／Ｄ変換器を構成する局部Ｄ ／ Ａ
変換部を電気的に分離し試験する工程と、論理試験にお
ける入力テストパターンのローレベル及びハイレベルを
段階的に複数設定して論理試験する工程とを組み合わせ
て構成される。
変換器の良否を複数項目にわたって判定する試験方法に
おいて、被測定Ａ／Ｄ変換器を構成する局部Ｄ ／ Ａ
変換部を電気的に分離し試験する工程と、論理試験にお
ける入力テストパターンのローレベル及びハイレベルを
段階的に複数設定して論理試験する工程とを組み合わせ
て構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例を説明するためのＡ／Ｄ変換
器の試験方法のフロー図である。以下、前述した第２図
のｎビット逐次比較型Ａ／Ｄ変換器の回路図をも参照し
て説明する。
器の試験方法のフロー図である。以下、前述した第２図
のｎビット逐次比較型Ａ／Ｄ変換器の回路図をも参照し
て説明する。
第１図および第２図に示すように、本実施例は従来の試
験法がどれもそれぞれの機能ブロックの総合動作、すな
わちＡ／Ｄ変換器としての動作におけるリニアリティ試
験法であったのに対し、Ａ／Ｄ変換器としての動作にお
けるリニアリティは一切測定せずに内部Ｄ／Ａ変換部１
．コンパレータ３および逐次比較レジス２の機能ブロッ
クを個別に試験することにより、全体としての機能、す
なわちＡ／Ｄ変換器としての機能を試験することにある
。
験法がどれもそれぞれの機能ブロックの総合動作、すな
わちＡ／Ｄ変換器としての動作におけるリニアリティ試
験法であったのに対し、Ａ／Ｄ変換器としての動作にお
けるリニアリティは一切測定せずに内部Ｄ／Ａ変換部１
．コンパレータ３および逐次比較レジス２の機能ブロッ
クを個別に試験することにより、全体としての機能、す
なわちＡ／Ｄ変換器としての機能を試験することにある
。
まず、被測定ｎビットＡ／Ｄ変換器内のｎビット局部Ｄ
ＡＣ変換部１を単独で試験できるように他のブロックか
ら分離する。この分離する手法は様々考えられるが、た
とえば局部ＤＡＣ１のアナログ８力を１人力２出力のア
ナログセレクタで外部端子ＤＡＣ出力へ接続し、局部Ｄ
ＡＣ１のディジタル入力はｎ個の２人力１比力のディジ
タルセレクタで外部端子Ｄ Ｉ Ｏ＋ｔｓＢ＋ 〜Ｄ
Ｉ ｎ −ｚＭｓａ＋に接続すると、電気的に他の機能
ブロックと分離できる。
ＡＣ変換部１を単独で試験できるように他のブロックか
ら分離する。この分離する手法は様々考えられるが、た
とえば局部ＤＡＣ１のアナログ８力を１人力２出力のア
ナログセレクタで外部端子ＤＡＣ出力へ接続し、局部Ｄ
ＡＣ１のディジタル入力はｎ個の２人力１比力のディジ
タルセレクタで外部端子Ｄ Ｉ Ｏ＋ｔｓＢ＋ 〜Ｄ
Ｉ ｎ −ｚＭｓａ＋に接続すると、電気的に他の機能
ブロックと分離できる。
次に、そのｎビワ５局部ＤＡＣ１のリニアリティ試験を
行う。一般的に、Ｄ／Ａ変換器のリニアリティ試験はＡ
／Ｄ変換器のそれと比較して容易に且・つ高速に測定で
きるので、時間的に有利である。
行う。一般的に、Ｄ／Ａ変換器のリニアリティ試験はＡ
／Ｄ変換器のそれと比較して容易に且・つ高速に測定で
きるので、時間的に有利である。
次に、内部ＤＡＣＩを分離状態から通常の動作モードの
状態へもどし、まだ試験をしていないコンパレータ３と
ｎビット逐次比較レジスタ（ＳＡＲ）２とを試験する。
状態へもどし、まだ試験をしていないコンパレータ３と
ｎビット逐次比較レジスタ（ＳＡＲ）２とを試験する。
そのために、まず内部ＤＡＣ１の基準入力端子ＲＥＦＨ
及びＲＥＦＬをともにより、内部ＤＡＣ１の出力は入力
に関係なくレベルＶ２で一定になる。次に、ＳＩＧ入力
、ＣＯＮ入力、ＣＬＫ入力にＶＩＬ、ＶＩＨがそれぞれ
Ｖ ３ 、 Ｖ １であるようなテストパターンを印加
し、出力Ｄｏ〜Ｄｎ−１およびＥＯＣが期待値通りか否
かについてコンパレータ３と５ＡＲ２とを含めた論理試
験を行う。この論理試験がＰＡＳＳ（バス）できれば、
５ＡＲ２の機能がほぼ正常であるとみなせる。
及びＲＥＦＬをともにより、内部ＤＡＣ１の出力は入力
に関係なくレベルＶ２で一定になる。次に、ＳＩＧ入力
、ＣＯＮ入力、ＣＬＫ入力にＶＩＬ、ＶＩＨがそれぞれ
Ｖ ３ 、 Ｖ １であるようなテストパターンを印加
し、出力Ｄｏ〜Ｄｎ−１およびＥＯＣが期待値通りか否
かについてコンパレータ３と５ＡＲ２とを含めた論理試
験を行う。この論理試験がＰＡＳＳ（バス）できれば、
５ＡＲ２の機能がほぼ正常であるとみなせる。
しかしながら、コンパレータ３は試験がまだ不十分であ
る。この種のＡ／Ｄ変換器の場合、そのリニアリティ特
性を左右するのは、ＤＣ的には内部Ｄ Ａ Ｃ−１のリ
ニアリティと、コンパレータ３のＣＭＲ（同相信号除去
比）特性の２つにほぼ集約される。
る。この種のＡ／Ｄ変換器の場合、そのリニアリティ特
性を左右するのは、ＤＣ的には内部Ｄ Ａ Ｃ−１のリ
ニアリティと、コンパレータ３のＣＭＲ（同相信号除去
比）特性の２つにほぼ集約される。
そこで、次にコンパレータ３のＣＭＲ特性を試験するた
めに、内部ＤＡＣ１のＲＥＦＨ，ＲＥＦＬの大きさをＶ
１′から■、 まで５ＴＥＰ幅■２′で変えながら、論
理試験を繰り返す。
めに、内部ＤＡＣ１のＲＥＦＨ，ＲＥＦＬの大きさをＶ
１′から■、 まで５ＴＥＰ幅■２′で変えながら、論
理試験を繰り返す。
この際、ＳＩＧ入力のロウレベル電圧ＶＩｔ、。
ハイレベル電圧ＶＩＨのレベルは、その時のＲＥＦＨ，
ＲＥＦＬのレベルにそれぞれ■またけマイナスした大き
さおよびプラスした大きさにする。
ＲＥＦＬのレベルにそれぞれ■またけマイナスした大き
さおよびプラスした大きさにする。
この■Ｈはコンパレータ３の■１′から■３′までの入
力範囲におけるオフセット電圧の保証値に相当する。従
って、ＣＭＲ特性の良くないコンパレータ３はこの試験
において正しい論理動作ができず不良となる。
力範囲におけるオフセット電圧の保証値に相当する。従
って、ＣＭＲ特性の良くないコンパレータ３はこの試験
において正しい論理動作ができず不良となる。
以上が本実施例におけるＡ／Ｄ変換器の試験方法の実施
例であるが、Ｄ／Ａ変換器の試験以外は単純な論理試験
が行われるので、容易且つ高速に試験することができる
。
例であるが、Ｄ／Ａ変換器の試験以外は単純な論理試験
が行われるので、容易且つ高速に試験することができる
。
すなわち、本実施例のＡ／Ｄ変換器の試験方法は、Ａ／
Ｄ変換器を構成する各機能ブロックを分解し、それぞれ
を個別に試験することにより、容易且つ高速な試験を行
うことができる。
Ｄ変換器を構成する各機能ブロックを分解し、それぞれ
を個別に試験することにより、容易且つ高速な試験を行
うことができる。
例えば、従来の第一の試験方法において、ＳＩＧにレベ
ルを設定し出力コードが１ビツト上がったか否かを調べ
る動作をレベル設定に１ステツプ、変換動作に１ステツ
プ、出力コード判定に１ステツプの３ステツプとし８ｂ
ｉｔＡ／Ｄ変換器での刻み幅■１を（１／４）ＸＬＳＢ
の大きさとした場合、その試験には、最低限３Ｘ２８Ｘ
４３０７２ステツプの動作を必要とする。
ルを設定し出力コードが１ビツト上がったか否かを調べ
る動作をレベル設定に１ステツプ、変換動作に１ステツ
プ、出力コード判定に１ステツプの３ステツプとし８ｂ
ｉｔＡ／Ｄ変換器での刻み幅■１を（１／４）ＸＬＳＢ
の大きさとした場合、その試験には、最低限３Ｘ２８Ｘ
４３０７２ステツプの動作を必要とする。
しかるに、本実施例の試験方法を上記例に適用した場合
、８ｂｉｔＤ／Ａ変換器の各出力レベルを測定する動作
を１ステツプとすると、全てのレベルをチエツクするの
に２５６ステツプ必要とし、また１回の論理試験を１ス
テツプ（８ｂｉｔＳＡＲのテストパターンはＩＣＬＫ＝
２ＲＡＴＥとすると概ね１８０００パタ一ン程度で、Ｒ
ＡＴＥ＝１０μｓとすると全パターン走行にかかる時間
は０．１８［Ｓ］になる。）とし、コンパレータ３の入
力範囲■１′からＶ、′までを５分割しツブ必要になる
。従って、合計すると、２５６十５＝２６１ステツプで
済むことになる。尚、一般的にコンパレータの入力範囲
をむらなくおおった５ポイントでオフセット電圧を保証
すれば、はぼＣＭＲ特性は保証できる。
、８ｂｉｔＤ／Ａ変換器の各出力レベルを測定する動作
を１ステツプとすると、全てのレベルをチエツクするの
に２５６ステツプ必要とし、また１回の論理試験を１ス
テツプ（８ｂｉｔＳＡＲのテストパターンはＩＣＬＫ＝
２ＲＡＴＥとすると概ね１８０００パタ一ン程度で、Ｒ
ＡＴＥ＝１０μｓとすると全パターン走行にかかる時間
は０．１８［Ｓ］になる。）とし、コンパレータ３の入
力範囲■１′からＶ、′までを５分割しツブ必要になる
。従って、合計すると、２５６十５＝２６１ステツプで
済むことになる。尚、一般的にコンパレータの入力範囲
をむらなくおおった５ポイントでオフセット電圧を保証
すれば、はぼＣＭＲ特性は保証できる。
また、本実施例の試験方法は、アナログ・ディジタル混
在デバイスの試験に威力を発揮する。すなわち、ディジ
タル部の試験はファンクションテスタによる論理試験が
最も一般的であるのに対し、本実施例による試験方法は
Ａ／Ｄ変換器の局部ＤＡＣ以外は論理試験を用いている
ので、双方のリンクが容易に行え、試験の高速性および
経済性の面で有効である。
在デバイスの試験に威力を発揮する。すなわち、ディジ
タル部の試験はファンクションテスタによる論理試験が
最も一般的であるのに対し、本実施例による試験方法は
Ａ／Ｄ変換器の局部ＤＡＣ以外は論理試験を用いている
ので、双方のリンクが容易に行え、試験の高速性および
経済性の面で有効である。
以上説明したように、本発明のＡ／Ｄ変換器の試験方法
は、Ａ／Ｄ変換器の各機能ブロックを分離しそれぞれを
個別に試験することにより、容易且つ高速な試験が実現
できると共に、アナログ・ディジタル混在デバイスのリ
ンクが容易であるので、経済性に富んだ試験を実現でき
るという効果がある。
は、Ａ／Ｄ変換器の各機能ブロックを分離しそれぞれを
個別に試験することにより、容易且つ高速な試験が実現
できると共に、アナログ・ディジタル混在デバイスのリ
ンクが容易であるので、経済性に富んだ試験を実現でき
るという効果がある。
Ａ／Ｄ変換器の試験方法のフロー図、第２図は一般的な
逐次比較型Ａ／Ｄ変換器のブロック図、第３図は従来の
一例を説明するためのＡ／Ｄ変換器の試験方法のフロー
図、第４図は従来の他の例を説明するためのＡ／Ｄ変換
器の試験回路のブロック図である。
逐次比較型Ａ／Ｄ変換器のブロック図、第３図は従来の
一例を説明するためのＡ／Ｄ変換器の試験方法のフロー
図、第４図は従来の他の例を説明するためのＡ／Ｄ変換
器の試験回路のブロック図である。
１・・・ｎビットＤ／Ａ変換部、２・・・ｎビット逐次
比較レジスタ（ＳＡＲ）、３・・・コンパレータ。
比較レジスタ（ＳＡＲ）、３・・・コンパレータ。
Claims (1)
- 逐次比較型Ａ／Ｄ変換器の良否を複数項目にわたって判
定する試験方法において、被測定Ａ／Ｄ変換器を構成す
る局部Ｄ／Ａ変換部を電気的に分離し試験する工程と、
論理試験における入力テストパターンのローレベル及び
ハイレベルを段階的に複数設定して論理試験する工程と
を組み合わせたことを特徴とするＡ／Ｄ変換器の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34285489A JPH03204229A (ja) | 1989-12-29 | 1989-12-29 | Ａ／ｄ変換器の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34285489A JPH03204229A (ja) | 1989-12-29 | 1989-12-29 | Ａ／ｄ変換器の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204229A true JPH03204229A (ja) | 1991-09-05 |
Family
ID=18357012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34285489A Pending JPH03204229A (ja) | 1989-12-29 | 1989-12-29 | Ａ／ｄ変換器の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204229A (ja) |
-
1989
- 1989-12-29 JP JP34285489A patent/JPH03204229A/ja active Pending
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