JPH01253264A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01253264A JPH01253264A JP63080306A JP8030688A JPH01253264A JP H01253264 A JPH01253264 A JP H01253264A JP 63080306 A JP63080306 A JP 63080306A JP 8030688 A JP8030688 A JP 8030688A JP H01253264 A JPH01253264 A JP H01253264A
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- 239000004065 semiconductor Substances 0.000 title description 12
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000001514 detection method Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路に関し、特に、複数の又は広範
囲の電源電圧で動作させるための構造が備えられたＭＯ
３ｊｌ［回路等の半導体集積回路に関する。
囲の電源電圧で動作させるための構造が備えられたＭＯ
３ｊｌ［回路等の半導体集積回路に関する。
（従来の技術）
ＭＯＳ集積回路等の半導体集積回路としては複数電源に
よって駆動されるものがある。このような複数電源の半
導体集積回路では、複数の電源端子が設けられていたり
、内部の回路により所望の高電圧を発生するようにされ
ており、電圧値が互いに異なる複数の電源電圧によって
各部分がそれぞれ駆動される。尚、本明細書では、「電
源電圧」とは、外部から供給される電源電圧及び内部で
発生される電圧の両方を含むものとする。以下では、半
導体集積回路の代表例としてＭＯＳ集積回路について説
明する。
よって駆動されるものがある。このような複数電源の半
導体集積回路では、複数の電源端子が設けられていたり
、内部の回路により所望の高電圧を発生するようにされ
ており、電圧値が互いに異なる複数の電源電圧によって
各部分がそれぞれ駆動される。尚、本明細書では、「電
源電圧」とは、外部から供給される電源電圧及び内部で
発生される電圧の両方を含むものとする。以下では、半
導体集積回路の代表例としてＭＯＳ集積回路について説
明する。
このような複数電源電圧のＭＯＳ集積回路では、例えば
ゲート領域へのイオン注入量を変化させることにより、
閾値電圧が制御されており、比較的高電圧で動作させる
部分には、該部分のＭＯＳ）−ランジスタの閾値電圧が
高くなるように、また比較的低電圧で動作させる部分に
は該部分のＭＯＳトランジスタの閾値電圧が低くなるよ
うにされている。
ゲート領域へのイオン注入量を変化させることにより、
閾値電圧が制御されており、比較的高電圧で動作させる
部分には、該部分のＭＯＳ）−ランジスタの閾値電圧が
高くなるように、また比較的低電圧で動作させる部分に
は該部分のＭＯＳトランジスタの閾値電圧が低くなるよ
うにされている。
一方、単一電源電圧のＭＯＳ集積回路に於いては、比較
的低い電圧から比較的高い電圧まで広範囲の電源電圧で
動作させる場合には、低電圧でも動作することを確保す
るために、ＭＯＳトランジスタの閾値電圧が低く設定さ
れている。
的低い電圧から比較的高い電圧まで広範囲の電源電圧で
動作させる場合には、低電圧でも動作することを確保す
るために、ＭＯＳトランジスタの閾値電圧が低く設定さ
れている。
（発明が解決しようとする課題）
複数電源のＭＯＳ集８Ｆ回路では、単一のチップ中に複
数の電源電圧に対応して、それぞれ、ＭＯＳトランジス
タの複数の閾値電圧を設定しなければならない、従って
、各閾値電圧毎にイオン注入等を行う必要があり、ＭＯ
Ｓ集積回路の製造工程が複雑となり、製造コスト増大の
大きな原因となっている。
数の電源電圧に対応して、それぞれ、ＭＯＳトランジス
タの複数の閾値電圧を設定しなければならない、従って
、各閾値電圧毎にイオン注入等を行う必要があり、ＭＯ
Ｓ集積回路の製造工程が複雑となり、製造コスト増大の
大きな原因となっている。
また、単一電源のＭＯＳ集積回路では、ＭＯＳトランジ
スタの閾値電圧が低く設定されているため、高電圧で動
作させた場合には比較的大きなリーク電流が発生し、回
路特性が低下するという問題がある。
スタの閾値電圧が低く設定されているため、高電圧で動
作させた場合には比較的大きなリーク電流が発生し、回
路特性が低下するという問題がある。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、広範囲の！＞’Ｗ電圧に対し
て安定に動作することができ、しかもかつ比較的簡単な
製造工程を経て得ることができる半導体集積回路を提供
することにある。
その目的とするところは、広範囲の！＞’Ｗ電圧に対し
て安定に動作することができ、しかもかつ比較的簡単な
製造工程を経て得ることができる半導体集積回路を提供
することにある。
（課題を解決するための手段）
本発明の半導体集積回路は、電源電圧を検出する電圧検
出回路と、該電圧検出回路に接続されており、該電圧検
出回路の出力に応じて変化する基板バイアス電圧を出力
する基板バイアス発生回路とを備え、該基板バイアス発
生回路の出力端が基板又は基板に設けられた所定の部分
に電気的に接続されており、そのことにより上記目的が
達成される。
出回路と、該電圧検出回路に接続されており、該電圧検
出回路の出力に応じて変化する基板バイアス電圧を出力
する基板バイアス発生回路とを備え、該基板バイアス発
生回路の出力端が基板又は基板に設けられた所定の部分
に電気的に接続されており、そのことにより上記目的が
達成される。
本発明は、集積回路中のＭＯＳトランジスタ等の素子の
閾値電圧が、基板バイアス電圧により変動することに着
目したものである。上記構成によれば、電源電圧を検出
する電圧検出回路に基板バイアス発生回路が接続されて
おり、電圧検出回路の出力により基板バイアス発生回路
が制御される。
閾値電圧が、基板バイアス電圧により変動することに着
目したものである。上記構成によれば、電源電圧を検出
する電圧検出回路に基板バイアス発生回路が接続されて
おり、電圧検出回路の出力により基板バイアス発生回路
が制御される。
従って、素子の閾値電圧を電源電圧に応じたものにする
ことが可能となる。
ことが可能となる。
（実施例）
第１図は、本発明の一実施例を示す概略ブロック図であ
る。
る。
本実施例はｐ型の基板を用いたｎチャネル間Ｏ８集積回
路についてのものであり、電圧電源ライン１は、電源電
圧を検出するための電圧検出回路２が接続されている。
路についてのものであり、電圧電源ライン１は、電源電
圧を検出するための電圧検出回路２が接続されている。
電圧検出回路２は周知の比較回路等により適宜に構成す
ることができ、電圧電源ライン１を介して入力される電
源電圧が予め設定した電位以上になった場合に、その旨
の信号を出力する。
ることができ、電圧電源ライン１を介して入力される電
源電圧が予め設定した電位以上になった場合に、その旨
の信号を出力する。
電圧検出回路２の出力側には、ライン３を介して基板バ
イアス発生回路４が接続されている。基板バイアス発生
回路４は、公知のチャージポンプ回路等を用いて構成す
ることができ、電圧検出回路２からの出力信号により動
作されるように構成されており、出力端子５に負の基板
バイアス電圧を発生させる。この出力端子５は、ｐ型の
基板に電気的に接続されている。
イアス発生回路４が接続されている。基板バイアス発生
回路４は、公知のチャージポンプ回路等を用いて構成す
ることができ、電圧検出回路２からの出力信号により動
作されるように構成されており、出力端子５に負の基板
バイアス電圧を発生させる。この出力端子５は、ｐ型の
基板に電気的に接続されている。
本実施例の構造では、電源電圧が電圧検出回路２の設定
電位よりも高くなった場合、即ち高電源電圧時には、基
板バイアス発生回路４が動作され、負の電圧がｐ型の基
板に印加される。よって、ｎチャネルＭ ＯＳ トラン
ジスタの閾値電圧が上昇させられ、高電源電圧時のトラ
ンジスタのリークや寄生フィールド部分におけるリーク
の発生を効果的に防止することができる。
電位よりも高くなった場合、即ち高電源電圧時には、基
板バイアス発生回路４が動作され、負の電圧がｐ型の基
板に印加される。よって、ｎチャネルＭ ＯＳ トラン
ジスタの閾値電圧が上昇させられ、高電源電圧時のトラ
ンジスタのリークや寄生フィールド部分におけるリーク
の発生を効果的に防止することができる。
第２図は、本発明をＥＥＰＲＯＭの周辺回路に適用した
実施例を示す６周知のように、ＥＥＰＲＯＭでは通常の
駆動電圧に加えて書込み時に高電圧が必要であるため、
書込みのための高電圧電源が備えられている。即ち、書
込み制御入力が制御入力端６から加えられる書込み制御
回路７の出力は、電源電圧ライン１及び書込み高電圧回
路８を介してメモリセルアレイ９に接続されている。こ
の書込み制御回路７と書込み高電圧回路８との間の接続
点Ａに、電圧検出回路２が接続されている。
実施例を示す６周知のように、ＥＥＰＲＯＭでは通常の
駆動電圧に加えて書込み時に高電圧が必要であるため、
書込みのための高電圧電源が備えられている。即ち、書
込み制御入力が制御入力端６から加えられる書込み制御
回路７の出力は、電源電圧ライン１及び書込み高電圧回
路８を介してメモリセルアレイ９に接続されている。こ
の書込み制御回路７と書込み高電圧回路８との間の接続
点Ａに、電圧検出回路２が接続されている。
該電圧検出回路２の出力側にはライン３を介し、て基板
バイアス発生回路４が接続されている。基板バイアス発
生回路４の出力端５は図示しないｐ型の基板に電気的に
接続されている。
バイアス発生回路４が接続されている。基板バイアス発
生回路４の出力端５は図示しないｐ型の基板に電気的に
接続されている。
尚、第２図に於いて、１０は行デコーダ、１１は行アド
レス、１２は列デコーダ、１３は列アドレス、１４はデ
ータ入出力回路、１５はデータ入出力端子をそれぞれ示
している。
レス、１２は列デコーダ、１３は列アドレス、１４はデ
ータ入出力回路、１５はデータ入出力端子をそれぞれ示
している。
第２図の実施例では、書込み時に書込み制御回路７から
出力される高電圧が電圧検出回路２に加えられた場合に
は、電圧検出回路２の出力信号に基づいて基板バイアス
発生回路４が負の基板バイアス電圧を発生し、鎖員の電
圧がｐ型の基板に与えられる。従って、第２図の回路が
構成されたＭＯＳ集積回路に於いてＭｏＳトランジスタ
の閾値電圧が高められるので、高電圧印加時に生じるリ
ークを流を効果的に防止することが可能となる。
出力される高電圧が電圧検出回路２に加えられた場合に
は、電圧検出回路２の出力信号に基づいて基板バイアス
発生回路４が負の基板バイアス電圧を発生し、鎖員の電
圧がｐ型の基板に与えられる。従って、第２図の回路が
構成されたＭＯＳ集積回路に於いてＭｏＳトランジスタ
の閾値電圧が高められるので、高電圧印加時に生じるリ
ークを流を効果的に防止することが可能となる。
上述の各実施例では、基板バイアス発生回路４の出力側
を基板に電気的に接続しているため、該ｐ型の基板をバ
ックゲートとする全てのＭ ＯＳ ！□ランジスタの閾
値が変動する。しかしながら、例えば第２図の回路構成
において、書込み高電圧回路８のみを閾値制御の対象と
することも可能である。このように特定の〜１０Ｓトラ
ンジスタの閾値ミ圧のみを制御し得る実施例を、第３図
を用いて説明する。
を基板に電気的に接続しているため、該ｐ型の基板をバ
ックゲートとする全てのＭ ＯＳ ！□ランジスタの閾
値が変動する。しかしながら、例えば第２図の回路構成
において、書込み高電圧回路８のみを閾値制御の対象と
することも可能である。このように特定の〜１０Ｓトラ
ンジスタの閾値ミ圧のみを制御し得る実施例を、第３図
を用いて説明する。
第３図において、基板１００にはウェル１０１．１０２
．１０３が形成されている。このウェル１０１中のウェ
ルコンタクト１０４にはウェルバイアス線１０７が接続
されている。他方、ウェル１０２．１０３にはウェルコ
ンタクト１０５，１０６を介して、ウェルバイアス線１
０８が接続されている。なお、１０９は酸化膜を示す。
．１０３が形成されている。このウェル１０１中のウェ
ルコンタクト１０４にはウェルバイアス線１０７が接続
されている。他方、ウェル１０２．１０３にはウェルコ
ンタクト１０５，１０６を介して、ウェルバイアス線１
０８が接続されている。なお、１０９は酸化膜を示す。
第３図の構成に於いて、第２図の高電圧回路８をウェル
１０２及び１０３の部分で構成した場合、基板バイアス
発生回路４の出力端子５を、ウェルバイアス線１０８に
電気的に接続すれば、このウェル１０２．１０３で構成
される高電圧回路８のみを閾値制御の対象とすることが
できる。即ち、基板バイアス発生回路４の出力端子５は
基板１００に電気的に接続されていないため、特定のウ
ェルで構成された回路４のみを閾値制御の対象とするこ
とが可能となる。その結果、上述の例では、書込み高電
圧回路８以外の通常の電源電圧で動作させる部分の動作
速度の低下を防止することが可能となる。
１０２及び１０３の部分で構成した場合、基板バイアス
発生回路４の出力端子５を、ウェルバイアス線１０８に
電気的に接続すれば、このウェル１０２．１０３で構成
される高電圧回路８のみを閾値制御の対象とすることが
できる。即ち、基板バイアス発生回路４の出力端子５は
基板１００に電気的に接続されていないため、特定のウ
ェルで構成された回路４のみを閾値制御の対象とするこ
とが可能となる。その結果、上述の例では、書込み高電
圧回路８以外の通常の電源電圧で動作させる部分の動作
速度の低下を防止することが可能となる。
また、電圧検出回路と基板バイアス発生回路とを複数段
用いれば、電源電圧の変化によるＭＯＳトランジスタの
閾値電圧の制御をより精密に且つ正確に行うことが可能
である。更に、３種以上の電源電圧が使用される集積回
路では、各電源電圧に対応して電圧検圧回路と基板バイ
アス発生回路とを設けることもできる。
用いれば、電源電圧の変化によるＭＯＳトランジスタの
閾値電圧の制御をより精密に且つ正確に行うことが可能
である。更に、３種以上の電源電圧が使用される集積回
路では、各電源電圧に対応して電圧検圧回路と基板バイ
アス発生回路とを設けることもできる。
また、上記実施例は、ｐ型の基板を用いて構成したｎチ
ャネルＭＯＳ集積回路の例につき説明したが、逆の導電
形式のＭＯＳ集積回路においても同様にｒｖｌＯｓトラ
ンジスタの閾値電圧を制御し得ることはいうまでもない
。
ャネルＭＯＳ集積回路の例につき説明したが、逆の導電
形式のＭＯＳ集積回路においても同様にｒｖｌＯｓトラ
ンジスタの閾値電圧を制御し得ることはいうまでもない
。
（発明の効果）
以上のように、本発明によれば、電源電圧を検出する電
圧検出回路と、この電圧検出回路に接続されており電圧
検出回路の出力に応じて変動する基板バイアス電圧を出
力する基板バイアス発生回路とを備えており、基板バイ
アス発生回路の出力端が基板又は基板に設けられた所定
の部分に電気的に接続されているので、電源電圧に応じ
てＭＯＳトランジスタ等の素子の閾値電圧を制御するこ
とができる。従って、単一チップ中に複数の電源電圧が
使用される半導体集積回路に於いても、各素子の閾値電
圧を個々に設定するプロセスが不要となるため、従来の
煩雑且つ複雑な製造工程を簡略化することができ、半導
体集積回路のコストを効果的に低減することが可能とな
る。
圧検出回路と、この電圧検出回路に接続されており電圧
検出回路の出力に応じて変動する基板バイアス電圧を出
力する基板バイアス発生回路とを備えており、基板バイ
アス発生回路の出力端が基板又は基板に設けられた所定
の部分に電気的に接続されているので、電源電圧に応じ
てＭＯＳトランジスタ等の素子の閾値電圧を制御するこ
とができる。従って、単一チップ中に複数の電源電圧が
使用される半導体集積回路に於いても、各素子の閾値電
圧を個々に設定するプロセスが不要となるため、従来の
煩雑且つ複雑な製造工程を簡略化することができ、半導
体集積回路のコストを効果的に低減することが可能とな
る。
また、単一電源電圧の半導体集積回路では、広範囲の電
源電圧で動作させる場合には、予め閾値電圧を低く設定
しなければならなかったのでリーク電流による回路特性
の低下が問題となっていたが１本発明によれば、ＭＯＳ
トランジスタ等の素子の式１を圧を電源電圧に基づいて
制御することが可能となるため、このようなリーク電流
の発生に基づく回路特性の低下を効果的に防止すること
ができる。
源電圧で動作させる場合には、予め閾値電圧を低く設定
しなければならなかったのでリーク電流による回路特性
の低下が問題となっていたが１本発明によれば、ＭＯＳ
トランジスタ等の素子の式１を圧を電源電圧に基づいて
制御することが可能となるため、このようなリーク電流
の発生に基づく回路特性の低下を効果的に防止すること
ができる。
、 −の ＬＩ 日
第１図は本発明の一実施例を説明するための概略ブロッ
ク図、第２図はＥＥＰＲＯＭに適用した他の実施例を示
す概略ブロック図、第３図は更に他の実施例を説明する
ための断面図である。
ク図、第２図はＥＥＰＲＯＭに適用した他の実施例を示
す概略ブロック図、第３図は更に他の実施例を説明する
ための断面図である。
１・・・電源電圧ライン、２・・・電圧検出回路、４・
・・基板バイアス発生回路、５・・・出力端子、１００
・・・基板、１０１〜１０３・・・ウェル。
・・基板バイアス発生回路、５・・・出力端子、１００
・・・基板、１０１〜１０３・・・ウェル。
以上
Claims (1)
- 【特許請求の範囲】 １、電源電圧を検出する電圧検出回路と、 該電圧検出回路に接続されており、該電圧検出回路の出
力に応じて変化する基板バイアス電圧を出力する基板バ
イアス発生回路と、 を備え、該基板バイアス発生回路の出力端が基板又は基
板に設けられた所定の部分に電気的に接続されている半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080306A JPH01253264A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080306A JPH01253264A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253264A true JPH01253264A (ja) | 1989-10-09 |
Family
ID=13714589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080306A Pending JPH01253264A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744996A (en) * | 1992-07-01 | 1998-04-28 | International Business Machines Corporation | CMOS integrated semiconductor circuit |
| JP2014086820A (ja) * | 2012-10-22 | 2014-05-12 | Fujitsu Semiconductor Ltd | 電子回路および半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102682A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Control method of self substrate bias voltage |
| JPS57133668A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor memory storage |
| JPS57190352A (en) * | 1981-05-20 | 1982-11-22 | Nec Corp | Programmable read only memory |
-
1988
- 1988-03-31 JP JP63080306A patent/JPH01253264A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102682A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Control method of self substrate bias voltage |
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| JP2014086820A (ja) * | 2012-10-22 | 2014-05-12 | Fujitsu Semiconductor Ltd | 電子回路および半導体装置 |
| US8928396B2 (en) | 2012-10-22 | 2015-01-06 | Fujitsu Semiconductor Limited | Electronic circuit and semiconductor device |
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