JPH01243549A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01243549A JPH01243549A JP63071278A JP7127888A JPH01243549A JP H01243549 A JPH01243549 A JP H01243549A JP 63071278 A JP63071278 A JP 63071278A JP 7127888 A JP7127888 A JP 7127888A JP H01243549 A JPH01243549 A JP H01243549A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に半導体装置の電極、
拡散層、配線の薄膜ｔ（１’Ｊ造に関する。さらに言え
ば、前記構成要素の薄膜中に、Ｐ、Ａｓ等のゲッタリン
グ用不純物を舒むことにより、Ｔｒの信頼性を、大巾に
向上した半導体装置に関するものである。
拡散層、配線の薄膜ｔ（１’Ｊ造に関する。さらに言え
ば、前記構成要素の薄膜中に、Ｐ、Ａｓ等のゲッタリン
グ用不純物を舒むことにより、Ｔｒの信頼性を、大巾に
向上した半導体装置に関するものである。
第２図は、従来技術による異［ｚ’ｌ”１ＳＡＩｉｃｉ
ｄｅプロセスの半導体装置の概略断面図である。
ｄｅプロセスの半導体装置の概略断面図である。
Ｎ基板１中にＮｗｅｌ１２と、Ｐｗｅｌ１３を形成後Ｌ
ＯＧＯ３４で素子分離する。ＰｗｃｌｌｌＦｊＬ’ｏ
Ｃｏ Ｓ下には、反転防止用のストッパー５を形成した
後、ゲート酸化膜を２００人つけ、ノンドープポリシリ
コンを全面に堆積する。ポリシリコンをフォトエッチし
、ゲート電極とした後、Ｐｗｅｌｌ側に、全面リンをオ
フセット打込みする。
ＯＧＯ３４で素子分離する。ＰｗｃｌｌｌＦｊＬ’ｏ
Ｃｏ Ｓ下には、反転防止用のストッパー５を形成した
後、ゲート酸化膜を２００人つけ、ノンドープポリシリ
コンを全面に堆積する。ポリシリコンをフォトエッチし
、ゲート電極とした後、Ｐｗｅｌｌ側に、全面リンをオ
フセット打込みする。
拡散層部分にイオン打込みされたリン８は、ホットエレ
クトロン緩和の作用をし、ポリシリコン電、廣７中にも
リンは拡散する６次にＮｗｅ Ｉ １ｌｌｌＩｊｌに、
ＢＰ、をオフセット打込みし、Ｐ型紙濃度拡散層１０と
、Ｐ型ボ゛リシリコンゲート９を形成する。
クトロン緩和の作用をし、ポリシリコン電、廣７中にも
リンは拡散する６次にＮｗｅ Ｉ １ｌｌｌＩｊｌに、
ＢＰ、をオフセット打込みし、Ｐ型紙濃度拡散層１０と
、Ｐ型ボ゛リシリコンゲート９を形成する。
続いて、ゲート電極側面に、サイドウオール１１膜を形
成後、Ｐｗｅ Ｉ Ｉ側にＡｓをイオン打込みし、Ｎｃ
ｈＴｒを形成する。１２は、Ａｓの高濃度拡散層となり
、７は、Ａｓのイオン打込みにより、完全にＮ型Ｐｏ１
ｙＳｉとなり、Ｐｗｅ １１に対して安定した仕事関数
差を生じると同時にＰｏ１ｙｓｉゲート中のＰ、ＡＳ、
、、が不純物イオンのゲッタリング効果をあられし、安
定し、てい、る。
成後、Ｐｗｅ Ｉ Ｉ側にＡｓをイオン打込みし、Ｎｃ
ｈＴｒを形成する。１２は、Ａｓの高濃度拡散層となり
、７は、Ａｓのイオン打込みにより、完全にＮ型Ｐｏ１
ｙＳｉとなり、Ｐｗｅ １１に対して安定した仕事関数
差を生じると同時にＰｏ１ｙｓｉゲート中のＰ、ＡＳ、
、、が不純物イオンのゲッタリング効果をあられし、安
定し、てい、る。
一方、Ｐ ｃ ｈ側は、Ｂ Ｆ ２を高濃度にイオン打
込みすることにより、高濃度拡散層１３と、高濃度Ｂｌ
”２＆有Ｐ型ポリシリコンゲート９となる。
込みすることにより、高濃度拡散層１３と、高濃度Ｂｌ
”２＆有Ｐ型ポリシリコンゲート９となる。
Ｐ ｃ ｈ ’Ｉ’ ｒのゲートＹｓ 極はＰ型ゲート
電極、Ｎｃｈ’ｒｒゲートはＮ型ゲート％［７と異なる
タイプの、いわゆる異極ゲートＴｒである４次に、Ｐｕ
ｒｅＴ ｉを６００人デボし、７００’Ｃ〜８００°Ｃ
のＮ２中でのランプアニールによりＳｉとＰｏｌｙＳｉ
部のみ、Ｔ ｉ Ｓ ｉ ２化し、残りのＩ’ｉＮを、
ＲＣＡ液で除去する６次に絶縁膜１６を堆債後、コンタ
クト部をフォトエッチし、逆スパツタ後、同一チャンバ
ーでＡＬ膜をつけ、配線層１７を形成する。１８のパッ
シベーション膜をつけて完成する。
電極、Ｎｃｈ’ｒｒゲートはＮ型ゲート％［７と異なる
タイプの、いわゆる異極ゲートＴｒである４次に、Ｐｕ
ｒｅＴ ｉを６００人デボし、７００’Ｃ〜８００°Ｃ
のＮ２中でのランプアニールによりＳｉとＰｏｌｙＳｉ
部のみ、Ｔ ｉ Ｓ ｉ ２化し、残りのＩ’ｉＮを、
ＲＣＡ液で除去する６次に絶縁膜１６を堆債後、コンタ
クト部をフォトエッチし、逆スパツタ後、同一チャンバ
ーでＡＬ膜をつけ、配線層１７を形成する。１８のパッ
シベーション膜をつけて完成する。
従来のこのような異’Ｉ’ｌ”１ＳＡＩ ｉｃ ｉｄｅ
プロセスによる半導体装置は、特に、Ｐ ｃ ｈ側のゲ
ート電９１部がＢ及びＢ Ｆ ｔを含んだポリシリコン
電極である為、外部の不純物イオンに対するゲッタリン
グ作用がなく、例えばｖｔｈ等のバラツキが大きいとい
う信頼性上の問題があった。Ｐｏ１ｙＳｉ上のＴ ｉ
Ｓ ｉ ｆ中には、Ｐｏ１ｙＳｉ内不純物イオンが、１
部拡散し、Ｎｃｈ側は、Ｐや、Ａｓが含まれるが、Ｐｃ
ｈ側は、Ｂ系が拡散し、Ｔ ｉ Ｓ ｉ ２層もゲッタ
リング効果がなかった。異極Ｔｒは、信頼性上、特に＠
細Ｔｒになるほどこれらの問題が無視出来なくなってき
ていた。
プロセスによる半導体装置は、特に、Ｐ ｃ ｈ側のゲ
ート電９１部がＢ及びＢ Ｆ ｔを含んだポリシリコン
電極である為、外部の不純物イオンに対するゲッタリン
グ作用がなく、例えばｖｔｈ等のバラツキが大きいとい
う信頼性上の問題があった。Ｐｏ１ｙＳｉ上のＴ ｉ
Ｓ ｉ ｆ中には、Ｐｏ１ｙＳｉ内不純物イオンが、１
部拡散し、Ｎｃｈ側は、Ｐや、Ａｓが含まれるが、Ｐｃ
ｈ側は、Ｂ系が拡散し、Ｔ ｉ Ｓ ｉ ２層もゲッタ
リング効果がなかった。異極Ｔｒは、信頼性上、特に＠
細Ｔｒになるほどこれらの問題が無視出来なくなってき
ていた。
本発明は、これらの課題を解決した信頼性の高い半導体
装置を提供するもので、ゲート電極、拡散層、配線層等
に使われている、メタル、メタルシリサイド、メタルナ
イトライド等の薄膜中に、あらかじめ、ゲッタリング用
不純物をドープしておくことにより、外部、及び自分自
身からの不純物イオン−拡散を防ぎ、安定した特性の半
導体装置を提出するものである。
装置を提供するもので、ゲート電極、拡散層、配線層等
に使われている、メタル、メタルシリサイド、メタルナ
イトライド等の薄膜中に、あらかじめ、ゲッタリング用
不純物をドープしておくことにより、外部、及び自分自
身からの不純物イオン−拡散を防ぎ、安定した特性の半
導体装置を提出するものである。
第１図は、本発明の一実施例であり、基本的構造は、従
来の異極ゴ１３Ａｌｉｃｉｄｅと同じであり、サイドウ
オール形成後、従来のＴＬの代りに、リンを１％ドープ
したＴ ｉターゲットを用いて、６００人デボした後、
７００〜８００°ｃ Ｎ ｘ中でランプアニールし、Ｒ
ＣＡでセレクテイブエヅチすることにより、Ｐｃｈｆｌ
ｌのゲート、ソース、ドレイン上に形成されたＴｉＳｉ
２中にゲッター川のリンがドープされた形１つで残り、
Ｐ型ポリシリコン、Ｐ型Ｓｉから拡散してくるＢやＦも
共存するが、リンのゲッタリング効果は、失われない、
又、リンがＴ ｉに含まれることにより、ゴ１Ｓ１２化
がより低温で、安定して形成される上、ＳｉＯ２上への
Ｔ ｉ Ｓ ｉ ２のせり上りも少ない。
来の異極ゴ１３Ａｌｉｃｉｄｅと同じであり、サイドウ
オール形成後、従来のＴＬの代りに、リンを１％ドープ
したＴ ｉターゲットを用いて、６００人デボした後、
７００〜８００°ｃ Ｎ ｘ中でランプアニールし、Ｒ
ＣＡでセレクテイブエヅチすることにより、Ｐｃｈｆｌ
ｌのゲート、ソース、ドレイン上に形成されたＴｉＳｉ
２中にゲッター川のリンがドープされた形１つで残り、
Ｐ型ポリシリコン、Ｐ型Ｓｉから拡散してくるＢやＦも
共存するが、リンのゲッタリング効果は、失われない、
又、リンがＴ ｉに含まれることにより、ゴ１Ｓ１２化
がより低温で、安定して形成される上、ＳｉＯ２上への
Ｔ ｉ Ｓ ｉ ２のせり上りも少ない。
又Ｎ ｃ ｈ ＩＩＦＩ ２０は、同一タイプの不純物
なので、全く問題はない、また、Ｔｒが形成されるのは
Ｎ基板、Ｐ基板、Ｎｗｅｌｌ、またはＰｗｅｌｌでもか
まわない。
なので、全く問題はない、また、Ｔｒが形成されるのは
Ｎ基板、Ｐ基板、Ｎｗｅｌｌ、またはＰｗｅｌｌでもか
まわない。
本方法で行うことにより従来の異１ＴｉｓＡ１ｉｃｉｄ
ｅに比べて、１５０°Ｃ１７■、１０００ＨのＢＴ処理
による０、８μのＰ ｃ ｈ Ｔ ｒのＶｔｈシフト凰
が約１１５に減少した。
ｅに比べて、１５０°Ｃ１７■、１０００ＨのＢＴ処理
による０、８μのＰ ｃ ｈ Ｔ ｒのＶｔｈシフト凰
が約１１５に減少した。
又、本法によりコンタクト抵抗の変化は従来と比べて全
くみられなかった。又Ｔｉ中にＰ−Ａｓ等を古むことに
よりＴｉＳｉ２のＡＬに対するバリア性能も向上した。
くみられなかった。又Ｔｉ中にＰ−Ａｓ等を古むことに
よりＴｉＳｉ２のＡＬに対するバリア性能も向上した。
本発明は、Ｔｉ５ＡＩｉｃｉｃｌｅプロセスのみについ
て言及したが、Ｔｉ以外のＺｒ５ｉｔ、Ｍｏ５ｉ２、Ｔ
ｉＮ、あるいは、ＭＯゲー１〜、Ｗゲート等についても
同等の効果を発揮するものであり、又、ゲッタリング不
純物の添加方法は、実施例以外には、ＰＨ３のりアクテ
ィブスパッタ、Ｔｉデボ後の、全面リンインプラ等があ
り、方法について制限されるものではない。
て言及したが、Ｔｉ以外のＺｒ５ｉｔ、Ｍｏ５ｉ２、Ｔ
ｉＮ、あるいは、ＭＯゲー１〜、Ｗゲート等についても
同等の効果を発揮するものであり、又、ゲッタリング不
純物の添加方法は、実施例以外には、ＰＨ３のりアクテ
ィブスパッタ、Ｔｉデボ後の、全面リンインプラ等があ
り、方法について制限されるものではない。
第１図は、本発明による、異極Ｔｉ５Ａ１ｉｃｉ ｄ
ｅ Ｔ ｒを示す図である。 第２図は、従来方法による異極Ｔｉ５Ａ１ｉｃｉｄｅＴ
ｒを示す図である。 １・・・Ｎ型Ｓｉ基板 ２・−−Ｎｗｅｌｌ ３− ・−Ｐｗｅｌｌ ４ ・ ・ ・ Ｌ ｏ Ｃｏ ｓ ５・・・Ｐ型ストッパー ６・ ・ ・ゲート膜 ７・・・Ｎ型ポリシリコン重陽 ８・・・Ｎ型低濃度不純物拡散層 ９・・・Ｐ型ポリシリコン電極 １０・・・Ｐ型紙濃度不純物拡散層 １１・・・サイドウオール絶縁膜 １２・・・Ｎ型高濃度拡散層 １３・・・Ｐ型窩濃度拡散層 １４・・・Ｎ型不純物ドープＴ ｉ Ｓ ｉ ２層１５
・・・Ｐ型不純物ドープＴ ｉ Ｓ ｉ ２層１６・・
・絶縁膜 １７・・・配線層 １８・・・パッシベーション膜 １つ・・・リンドープｉ” ｉ Ｓ ｉ ２層２０・・
・リンドープＴｉ５ｉｚ層 以 上
ｅ Ｔ ｒを示す図である。 第２図は、従来方法による異極Ｔｉ５Ａ１ｉｃｉｄｅＴ
ｒを示す図である。 １・・・Ｎ型Ｓｉ基板 ２・−−Ｎｗｅｌｌ ３− ・−Ｐｗｅｌｌ ４ ・ ・ ・ Ｌ ｏ Ｃｏ ｓ ５・・・Ｐ型ストッパー ６・ ・ ・ゲート膜 ７・・・Ｎ型ポリシリコン重陽 ８・・・Ｎ型低濃度不純物拡散層 ９・・・Ｐ型ポリシリコン電極 １０・・・Ｐ型紙濃度不純物拡散層 １１・・・サイドウオール絶縁膜 １２・・・Ｎ型高濃度拡散層 １３・・・Ｐ型窩濃度拡散層 １４・・・Ｎ型不純物ドープＴ ｉ Ｓ ｉ ２層１５
・・・Ｐ型不純物ドープＴ ｉ Ｓ ｉ ２層１６・・
・絶縁膜 １７・・・配線層 １８・・・パッシベーション膜 １つ・・・リンドープｉ” ｉ Ｓ ｉ ２層２０・・
・リンドープＴｉ５ｉｚ層 以 上
Claims (4)
- （１）半導体装置のゲート電極、拡散層、配線等の構成
要素の１部もしくは、全体に、メタル、メタルシリサイ
ド、メタルナイトライドの少なくとも１種類以上の薄膜
を有する半導体装置において、前記薄膜中の少なくとも
１種類以上の薄膜中に、ゲッタリング用不純物を含むこ
とを特徴とした半導体装置。 - （２）Ｎ型半導体基板とゲート膜を介して、Ｐ型ポリシ
リコンゲート電極からなるＰチャンネルトランジスタ構
造の半導体装置であることを特徴とした請求項１記載の
半導体装置。 - （３）Ｎ型半導体基板と、ゲート電極を介してＰ型ポリ
シリコンゲートからなるＰチャンネルトランジスタ構造
と、Ｐ型半導体基板とゲート電極を介してＮ型ポリシリ
コンゲートからなるＮチャンネルトランジスタ構造を同
一半導体装置内に含むことを特徴とした半導体装置であ
ることを特徴とした請求項１記載の半導体装置。 - （４）ゲッタリング用不純物は、Ｐ、Ａｓであることを
特徴とする請求項１〜請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071278A JPH01243549A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071278A JPH01243549A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243549A true JPH01243549A (ja) | 1989-09-28 |
Family
ID=13456085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071278A Pending JPH01243549A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436498A (en) * | 1994-02-04 | 1995-07-25 | Motorola, Inc. | Gettering of impurities by forming a stable chemical compound |
| JP2005524243A (ja) * | 2002-04-30 | 2005-08-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリサイドを使用する金属ゲート電極およびこれを形成する方法 |
-
1988
- 1988-03-25 JP JP63071278A patent/JPH01243549A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436498A (en) * | 1994-02-04 | 1995-07-25 | Motorola, Inc. | Gettering of impurities by forming a stable chemical compound |
| JP2005524243A (ja) * | 2002-04-30 | 2005-08-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリサイドを使用する金属ゲート電極およびこれを形成する方法 |
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