JPH012430A - 多重化信号処理集積回路のプログラミング回路 - Google Patents
多重化信号処理集積回路のプログラミング回路Info
- Publication number
- JPH012430A JPH012430A JP62-156416A JP15641687A JPH012430A JP H012430 A JPH012430 A JP H012430A JP 15641687 A JP15641687 A JP 15641687A JP H012430 A JPH012430 A JP H012430A
- Authority
- JP
- Japan
- Prior art keywords
- multiplexed signal
- signal processing
- processing integrated
- phase
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 5
- 208000018583 New-onset refractory status epilepticus Diseases 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディノタル回路に関し、特にディノタル通信シ
ステムにおける多重化された監視信号などの処理回路に
関する。
ステムにおける多重化された監視信号などの処理回路に
関する。
従来、この種の多重化信号処理集積回路では。
多重化信号の各位相ごとに別々の外部端子によって処理
内容を指定するか、シリアル転送などの方法により、各
位相ごとの処理内容指定情報を集積回路内に送り込む方
法が考えられていた。
内容を指定するか、シリアル転送などの方法により、各
位相ごとの処理内容指定情報を集積回路内に送り込む方
法が考えられていた。
上述した従来の多重化信号処理集積回路では。
多重化信号の各位相ごとに別々の外部端子によって処理
内容を指定する方法をとっているので、多重度が大きく
なると外部端子数が大きくなり、物理的に実現するのが
困難になる。一方、シリアル転送の場合には端子数ネッ
クは生じないが、シリアル転送のためのハードウェア規
模が大きくなるという欠点がある。
内容を指定する方法をとっているので、多重度が大きく
なると外部端子数が大きくなり、物理的に実現するのが
困難になる。一方、シリアル転送の場合には端子数ネッ
クは生じないが、シリアル転送のためのハードウェア規
模が大きくなるという欠点がある。
本発明の多重化信号処理集積回路のプログラミング回路
は、入力された多重化信号の位相金示す位相情報を出力
し、多重化信号の処理内容を指定するセレクト信号を入
力にもち、このセレクト信号の内容に従って指定された
処理を施す多重化信号処理集積回路と、扁記位相清報を
入力とし、各位相に応じて多重化信号の処理内容全指定
するセレクト信号を出力する組合せ論理回路を有してい
る。
は、入力された多重化信号の位相金示す位相情報を出力
し、多重化信号の処理内容を指定するセレクト信号を入
力にもち、このセレクト信号の内容に従って指定された
処理を施す多重化信号処理集積回路と、扁記位相清報を
入力とし、各位相に応じて多重化信号の処理内容全指定
するセレクト信号を出力する組合せ論理回路を有してい
る。
次に1本発明について図面を参照して説明する。
第1図は本発明の実施例、第2図は第1図の動作を脱型
するタイミングチャートである。
するタイミングチャートである。
第1図において、入力多重化信号3は第2図(a)のよ
うにnビットより成るフレーム構成をとっているものと
する。この入力多重化信号3に対し多重化信号処理集積
回路1に含まれる・ぐルス発生回路7は、この入力多重
化信号2の位相を示す位相情報5を第2図(b)のよう
に出力する。多重化信号処理集積回路1の外部に接続さ
れた組合せ論理回路2は位相情報5を得て、これから各
位相ごとに施す処理内容を決定し、第2図(C)に示す
ようにセレクト信号6を発生する。
うにnビットより成るフレーム構成をとっているものと
する。この入力多重化信号3に対し多重化信号処理集積
回路1に含まれる・ぐルス発生回路7は、この入力多重
化信号2の位相を示す位相情報5を第2図(b)のよう
に出力する。多重化信号処理集積回路1の外部に接続さ
れた組合せ論理回路2は位相情報5を得て、これから各
位相ごとに施す処理内容を決定し、第2図(C)に示す
ようにセレクト信号6を発生する。
一方、多重化信号処理集積回路lにおいて入力多重化信
号3は、PL、P2.・・・、Pmのm通りの処理回路
8−1〜3−mに接続されており、Pl。
号3は、PL、P2.・・・、Pmのm通りの処理回路
8−1〜3−mに接続されており、Pl。
P2.・・・、Pmの処理が並列して行なわれ、その出
力はセレクタ9の入力に接続されている。セレクタ9は
これらの入力をセレクト信号6に従って選択し、出力多
重化信号4を出力する(第2図(d))。
力はセレクタ9の入力に接続されている。セレクタ9は
これらの入力をセレクト信号6に従って選択し、出力多
重化信号4を出力する(第2図(d))。
以上の動作によシ、フレーム内の多重化信号81、S2
.・・・、Snに対しそれぞれ独立にプログラマブルに
PI 、P2.・・・lPmのいずれかの処理を任意に
施すことができる。プログラミングのための多重化信号
処理集積回路1のビン数は(log2n+log2m)
本程度となる。
.・・・、Snに対しそれぞれ独立にプログラマブルに
PI 、P2.・・・lPmのいずれかの処理を任意に
施すことができる。プログラミングのための多重化信号
処理集積回路1のビン数は(log2n+log2m)
本程度となる。
以上説明したように本発明は、多重化信号処理集積回路
1から入力多重化信号30位相を示す位相情報5を外部
に出力し、外部に設けた組合せ論理回路2にて位相情報
5からセレクト信号6を発生し、このセレクト信号6に
よって処理内容全選択することにより、多重化信号処理
集積回路1においてあまシ大きなピン数の増加なしに多
重化信号の各位相ごとに独立に処理内容をプログラミン
グできる効果がある。
1から入力多重化信号30位相を示す位相情報5を外部
に出力し、外部に設けた組合せ論理回路2にて位相情報
5からセレクト信号6を発生し、このセレクト信号6に
よって処理内容全選択することにより、多重化信号処理
集積回路1においてあまシ大きなピン数の増加なしに多
重化信号の各位相ごとに独立に処理内容をプログラミン
グできる効果がある。
また9組合せ論理回路2をROM等のプログラマブルな
デバイスで構成することによシ、小ざな回路規模で柔軟
性に富むプログラミング回路を実現できる効果がある。
デバイスで構成することによシ、小ざな回路規模で柔軟
性に富むプログラミング回路を実現できる効果がある。
第1図は本発明の実施例の構成図、第2図は第1図の動
作を説明するタイミングチャートである。 l・・・多重化信号処理集積回路、2・・・組合せ論理
回路、3・・・入力多重化信号、4・・・出力多重化信
号。 5・・・位相情報、6・・・セレクト信号、7・・・ノ
eルス発生回路、8・・・処理回路、9・・・セレクタ
。
作を説明するタイミングチャートである。 l・・・多重化信号処理集積回路、2・・・組合せ論理
回路、3・・・入力多重化信号、4・・・出力多重化信
号。 5・・・位相情報、6・・・セレクト信号、7・・・ノ
eルス発生回路、8・・・処理回路、9・・・セレクタ
。
Claims (1)
- 【特許請求の範囲】 1、入力多重化信号の位相を示す位相情報を出力し、多
重化信号の処理内容を指定するセレクト信号を入力にも
ち、このセレクト信号の内容に従って指定された処理を
施す多重化信号処理集積回路と、 前記位相情報を入力とし、各位相に応じて多重化信号の
処理内容を指定するセレクト信号を出力する組合せ論理
回路を含むことを特徴とする多重化信号処理集積回路の
プログラミング回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15641687A JPS642430A (en) | 1987-06-25 | 1987-06-25 | Circuit for programming multiple signal processing integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15641687A JPS642430A (en) | 1987-06-25 | 1987-06-25 | Circuit for programming multiple signal processing integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH012430A true JPH012430A (ja) | 1989-01-06 |
JPS642430A JPS642430A (en) | 1989-01-06 |
Family
ID=15627274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15641687A Pending JPS642430A (en) | 1987-06-25 | 1987-06-25 | Circuit for programming multiple signal processing integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS642430A (ja) |
-
1987
- 1987-06-25 JP JP15641687A patent/JPS642430A/ja active Pending
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