JPH01297923A - 回線設定機能付き多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術（第１３〜１６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作　用（第１図） 実施例 第１実施例の説明（第２〜７図） 第２実施例の説明（第８〜１２図） 発明の効果 ［概　要コ 回線設定機能を有する多重化装置に関し、ソフトウェア
管理を行ないやすくしながら、しかもハードウェア規模
を小さくできるようにすることを目的とし、 複数の信号線を通じて入力される入力データを順次切り
替えてシリアル入力データとして出力するセレクタと、
該セレクタからのシリアル入力データを記憶するデータ
メモリと、該データメモリへ読み出しのためのアドレス
情報を出力するアドレスコントロールメモリと、該デー
タメモリからの出力を順次複数の信号線へ振り分けるデ
マルチプレクサと、該データメモリへの書き込みおよび
該アドレスコントロールメモリからの読み出しのための
アドレス情報を該セレクタでの多重化順序に従って変換
するアドレス変換手段とをそなえるように構成する。

［産業上の利用分野コ 本発明は、回線設定機能を有する多重化装置に関する。

［従来の技術］ 第１３図は従来の回線設定機能付き多重化装置のブロッ
ク図であるが、この第１３図において、１′はマルチプ
レクサで、このマルチプレクサ１′は、複数の信号線を
通じて各ユニットから入力される入力データを多重化し
てシリアル入力データとして出力するものである。

２はデータメモリ（ＤＭ）で、このデータメモリ２はＲ
ＡＭ等を用いてマルチプレクサ１からのシリアル入力デ
ータを記憶するものである。

３はアドレスコントロールメモリ（ＡＣＭ）で。

このアドレスコントロールメモリ３は、データメモリ２
へ読み出しのためのアドレス情報をセレクタ４を介して
出力するものである。すなわち、アドレスコントロール
メモリ３はタイムスロットの入れ替えを行なうための制
御情報を出力するものである。なお、このアドレスコン
トロールメモリ３はＲＡＭ等からなり、このアドレスコ
ントロールメモリ３へは、ソフトウェア管理データ線５
からの管理データが入力され、この管理データは。

ソフトウェア管理アドレス線６およびセレクタ７を通じ
て入力されるアドレス情報に基づきアドレスコントロー
ルメモリ３に記憶されるようになっている。ここで、ア
ドレスコントロールメモリ３に記憶される管理データは
データメモリ読み出しのためのアドレス情報をもつ。

８はカウンタで、このカウンタ８からのカウンタパルス
はセレクタ４，７を介してデータメモリ２およびアドレ
スコントロールメモリ３へ入力される。

９はデマルチプレクサで、このデマルチプレクサ９はデ
ータメモリ２からの出力を１＠次複数の信号線へ振り分
け、各ユニットへ出力するものである。

このような構成により、データメモリ２ヘデータを書き
込む際には、セレクタ４をカウンタ８側に切り替える。

これにより、カウンタ８からのアドレス情報に基づいて
、マルチプレクサ１からのシリアル入力データがデータ
メモリ２内に書き込まれる［第１４図（ａ）参照］。

一方、データメモリ２からのデータの読み出しに際して
は、カウンタ８側に切り替わっているセレクタ７を通じ
て入力されるカウンタ８からのアドレス情報に基づき読
み出されたアドレスコントロールメモリ３からのアドレ
ス情報［第１４図（ｂ）参照］に基づいて、データメモ
リ２からのデータの読み出しがランダムに行なわれる［
第１４図（ｃ）参照］。

すなわち、このときのソフトウェアとしては、第１４図
（ａ）に示すようにデータがデータメモリ２内に書き込
まれていると認識し、第１４図（ｂ）に示すようなアド
レスコントロールメモリデータを作成し、それをアドレ
スコン１−ロールメモリ３に書き込むことにより、デー
タメモリ２から第１４図（ｃ）に示すような出力データ
を得ている。

そして、このような場合、チャネル盤収容ユニットのハ
ード規模やユニット間接続のデータ速度（この速度が高
速になるほどエラーしやすい）を考慮して、ユニット間
インタフェースは第１５図（ａ）〜（ｅ）に示すような
構成をとる場合が多く、このような構成をとった場合は
、第１５図（ａ）〜（ｅ）に示す各ユニットよりの信号
を多重して、第１４図（ａ）に示す多重データを構成す
る必要がある。

なお、第１４図（Ｑ）に示すデータメモリデータをデマ
ルチプレクサ９で分離したあとのユニット間データを示
すと、第１６図（ａ）〜（ｅ）のようになる。

また、アドレスコントロールメモリ３に書き込まれてい
る記憶内容を変更する場合は、セレクタ７を切り替えて
、管理データをソフトウェア管理アドレス情報に基づい
て記憶する。これにより、例えば昼間はこの回線を電話
回線として使用し、夜間はこの回線をデータ回線として
使用することができるほか、回線数が増加した場合でも
対処できるようになっている。

［発明が解決しようとする課題］ しかしながら、このような従来の回線設定機能付き多重
化装置では、ソフトウェア管理を行ないやすいようにハ
ードウェア部分を構成しようとすると、装置構成によっ
てはアドレスコントロールメモリ３およびその周辺回路
が複雑化し、ハード規模が大きくなってしまうという問
題点がある。

すなわち、上記のように第１５図（、）〜（ｅ）に示す
各ユニットよりの信号を多重して、第１４図（ａ）に示
す多重データを構成しようとすると、マルチプレクサ１
′の部分にユニット１つにつき１つの速度変換回路およ
びその制御回路等を必要とするほか、第１６図（ａ）〜
（ｅ）に示すように各ユニットへ信号を分離しようとす
ると、同様にして、デマルチプレクサ９の部分に速度変
換回路等を必要とし、ハードウェアが複雑化するのであ
る。

本発明は、このような問題点を解決しようとするもので
、ソフトウェア管理を行ないやすくしながら、しかもハ
ードウェア規模を小さくできるようにした、回線設定機
能付き多重化装置を提供することを目的とする。

［課題を解決するための手段］ 第１図に本発明の原理ブロック図を示す。

第１図において、１はセレクタで、このセレクタ１は、
複数の信号線を通じて各ユニットより入力される入力デ
ータを順次切り替えてシリアル入力データとして出力す
るものである。

２はデータメモリで、このデータメモリ２はセレクタ１
からのシリアル入力データを記憶するものである。

３はアドレスコントロールメモリで、このアドレスコン
トロールメモリ３はデータメモリ２へ読み出しのための
アドレス情報を出力するものである。なお、このアドレ
スコントロールメモリ３へは、ソフトウェア管理データ
線５からの管理データが入力され、この管理データは、
ソフトウェア管理アドレス線６を通じて入力されるアド
レス情報に基づきアドレスコントロールメモリ３に記憶
されるようになっている。ここで、アドレスコントロー
ルメモリ３に記憶される管理データはデータメモリ読み
出しのためのアドレス情報をもつ。

８はカウンタで、このカウンタ８からはカウンタパルス
が出力される。

９はデマルチプレクサで、このデマルチプレクサ９はデ
ータメモリ２からの出力を順次複数の信号線へ振り分け
、各ユニットへ出力するものである。

１０はアドレス変換手段で、このアドレス変換手段１０
は、データメモリ２への書き込みおよびアドレスコント
ロールメモリ３からの読み出しのためのアドレス情報を
セレクタ１での多重化順序に従って変換するものである
。

なお、アドレス変換手段１０の代わりに、第１図に鎖線
で示すごとく、ソフトウェア管理アドレス線６にアドレ
ス変換手段１１を介装し、ソフトウェア管理データ線５
にデータ変換手段１２を介装してもよい。

ここで、アドレス変換手段１１はアドレスコントロール
メモリ３への書き込みのためのアドレス情報をセレクタ
１での多重化順序に従って変換するもので、データ変換
手段１２はアドレスコントロールメモリ３への書き込み
データをセレクタ１での多重化順序に従って変換するも
のである。

［作　用］ 上述の本発明の回線設定機能付き多重化装置では、まず
、データメモリ２へのデータの書き込み時には、セレク
タ１での多重化順序に従ってアドレス変換手段１０で変
換されたアドレス情報に基づいて、データメモリ２への
データの書き込みが行なわれる。

一方、データメモリ２からのデータの読み出し時には、
上記アドレス変換手段１０で変換されたアドレス情報に
基づき読み出されたアドレスコントロールメモリ３から
のアドレス情報に基づいて、データメモリ２からのデー
タの読み出しが行なわれる。

ところで、第１図に鎖線で示すように、アドレス変換手
段１０の代わりに、ソフトウェア管理アドレス線６にア
ドレス変換手段１１を介装し、ソフトウェア管理データ
線５にデータ変換手段１２を介装した場合は、まず、ア
ドレスコントロールメモリ３へのデータ（このデータは
データメモリ２のためのアドレス情報をもつ）の書き込
みに際しては、アドレス変換手段１１によってセレクタ
１での多重化順序に従って変換されたアドレス情報に基
づき、データ変換手段１２によって同じくセレクタ１で
の多重化順序に従って変換されたデータが、アドレスコ
ントロールメモリ３に書き込まれる。

このようにして、アドレスコントロールメモリ３にデー
タを書き込んだあとに、データメモリ２へのデータの書
き込みおよびデータメモリ２からのデータの読み出しを
行なうが、まず、データメモリ２へのデータの書き込み
時には、カウンタ８からのカウンタパルスに基づいて、
データメモリ２へのデータの書き込みが行なわれる一方
、データメモリ２からのデータの読み出し時には、カウ
ンタ８からのカウンタパルスに基づき読み出されたアド
レスコントロールメモリ３からのアドレス情報（アドレ
スコントロールメモリ３に記憶されているデータ）に基
づいて、データメモリ２からのデータの読み出しが行な
われる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

（ａ）第１実施例の説明 第２図は本発明の第１実施例を示すブロック図で、この
第２図において、１は５−１セレクタで、この５−１セ
レクタ１は、５本の信号線を通じて入力される各ユニッ
ト１〜５よりの入力データを１１１１次切り替えて第３
図に示すようなシリアル入力データ（多重データ）とし
て出力するもので、このシリアル入力データは、データ
メモリ２で記憶される。

そして、このデータメモリ２への書き込みは、セレクタ
１での多重化順序に従ってアドレス変換部１０で変換さ
れたアドレス情報に基づいて行なわれる。このデータメ
モリ２への書き込みに際しては、アドレス変換部１０か
らのアドレス情報がこのセレクタ４を介してデータメモ
リ２に供給されることにより行なわれる。

なお、アドレス変換部１０は、１〜２個のＲＯＭで構成
可能で、カウンタ８からのカウンタパルスを上記規則に
従って変換する。ここで、このアドレス変換部１０への
入力（カウンタ出力）を第４図（ａ）のようであるとす
ると、このアドレス変換部１０からの出力は第４図（ｂ
）のようになる。すなわち、アドレス情報は第４図（ａ
）から第４図（ｂ）のように変換されるのである。

また、アドレスコントロールメモリ３はデータメモリ２
へ読み出しのためのアドレス情報を出力するものであり
、このアドレスコントロールメモリ３へは、その記憶内
容を書き替える場合に、ソフトウェア管理データ線５か
らの管理データが入力される。ここで、この管理データ
はデータメモリ読み出しのためのアドレス情報をもつが
、この管理データはソフトウェア管理アドレス線６およ
びセレクタ７を通じて入力されるアドレス情報に基づき
アドレスコントロールメモリ３に記憶されるものである
。

なお、アドレスコントロールメモリ３からのデータの読
み出しは、セレクタ７を切り替えて、アドレス変換部１
０からのアドレス情報をセレクタ７を介してアドレスコ
ントロールメモリ３に供給することにより行なわれる。

また、データメモリ２からのデータの読み出しは、セレ
クタ４を切り替えて、アドレスコントロールメモリ３か
らのアドレス情報をセレクタ４を介してデータメモリ２
に供給することにより行なわれる。

さらに、データメモリ２からのデータは、デマルチプレ
クサ９で、順次複数の信号線へ振り分けられ、各ユニッ
ト１〜５へ出力される。

上述の構成により、まず、データメモリ２へのデータの
書き込み時には、セレクタ４をアドレス変換部１０側に
切り替えることにより、５−１セレクタ１での多重化順
序（第３図参照）に従ってアドレス変換部１０にて変換
されたアドレス情報［第４図（ｂ）参照］に基づいて、
データメモリ２へのデータの書き込みが行なわれる。こ
のときのデータメモリ２のアドレスとデータとの対応関
係を示すと、第５図のようになる。

一方、データメモリ２からのデータの読み出し時には、
セレクタ４をアドレスコントロールメモリ３側に切り替
えるとともに、セレクタ７をアドレス変換部１０側に切
り替えて、アドレス変換部１０にて変換されたアドレス
情報に基づき読み出されたアドレスコントロールメモリ
３からのアドレス情報に基づいて、データメモリ２から
のデータの読み出しが行なわれる。

このときのカウンタ出力アドレス、アドレスコントロー
ルメモリ入力アドレス、アドレスコントロールメモリ出
力アドレス（データメモリ入力アドレス）およびデータ
メモリ出力データを今まで使用してきた例を用いて表す
と、第６図（ａ）。

（ｂ）、（Ｑ）および（ｄ）のようになる。

したがって、第６図（ｄ）に示すデータメモリ出力デー
タを、デマルチプレクサ９におけるシフトレジスタでシ
フトしたクロックで打ち抜くことにより、第７図（ａ）
〜（ｅ）に示すようなデータが得られ、各データは対応
する信号線を経て所要のユニット１〜５へ送られる。

ここで、第７図（ａ）〜（ｅ）に示すデータは、従来の
技術で示したもの［第１６図（ａ）〜（ｅ）参照］と同
じである。

これにより、この実施１例によれば、従来、速度変換回
路を用いていた回路を５−１セレクタ１とフリップフロ
ップ（シフトレジスタ）を用いたデマルチプレクサ９の
みで構成できるとともに、１〜２個のＲＯＭで構成可能
なアドレス変換部１０を置くことにより、ソフトウェア
の管理方法を変えることなしに、大幅なハードウェアの
削減が可能となるのである。

なお、アドレスコントロールメモリ３に書き込まれてい
る記憶内容を変更する場合は、セレクタ７を切り替えて
、管理データをソフトウェア管理アドレス情報に基づい
て記憶する。これにより、例えば昼間はこの回線を′工
話回線として使用し、夜間はこの回線をデータ回線とし
て使用することができるほか、回線数が増加した場合で
も対処できるようになっている。

（ｂ）第２実施例の説明 第８図は本発明の第２実施例を示すブロック図であるが
、この第８図に示す第２実施例では、アドレス変換部１
０の代わりに、ソフトウェア管理アドレス線６にアドレ
ス変換部１１を介装し、ソフトウェア管理データ線５に
データ変換部１２を介装したものであ。

ここで、アドレス変換部１１はアドレスコントロールメ
モリ３への書き込みのためのアドレス情報を５−１セレ
クタ１での多重化順序に従って変換するもので、データ
変換部１２はアドレスコントロールメモリ３への書き込
みデータをセレクタ１での多重化順序に従って変換する
ものであり、各変換部１１．１２はそれぞれ１〜２個の
ＲＯＭで構成可能である。

ここで、各変換部１１．１２での変換要領を示すと、第
９図（ａ）、（ｂ）のようになる。この図から、例えば
、１は１に変換され、２は６に変換されることがわかる
。即ち、第３図に示すシリアル入力データからチャネル
１　（ＣＨＩ）は１番目、チャネル２は６番目であるか
ら、この順序に従って、各変換部１１．１２での変換が
行なわれるのである。

このような構成により、まず、アドレスコントロールメ
モリ３へのデータ（このデータはデータメモリ２のため
のアドレス情報をもつ）の書き込みに際しては、５−１
セレクタ１での多重化順序に従ってアドレス変換部１１
で変換されたアドレス情報に基づき、５−１セレクタ１
での多重化順序に従ってデータ変換部１２で変換された
データが、アドレスコントロールメモリ３に書き込まれ
る。このときの例を示すと、次のようになる。即ち、各
変換部１１．１２へ入力される市のアドレスコントロー
ルメモリデータおよびアドレスコントロールメモリアド
レス（これらはソフト管理データおよびソフト管理アド
レスに相当する）は第１０図＜ａ＞のようであるとする
と、変換後、アドレスコントロールメモリ３に実際に書
き込まれるアドレスコントロールメモリデータおよびア
ドレスコントロールメモリアドレスは第１０図（ｂ）の
ようになる。

ここで、このアドレスコントロールメモリ３に実際に書
き込まれるアドレスコントロールメモリデータおよびア
ドレスコントロールメモリアドレスについて、具体例を
用いて少し説明すると、次のようになる。例えば、ソフ
ト管理データ１は１に変換されるとともに、対応するソ
フト管理アドレス１も１に変換されるので、アドレスコ
ントロールメモリ３のアドレス１のところに、データ１
が書き込まれる。また、ほかの例として、ソフト管理デ
ータ１２は１８に変換されるとともに、対応するソフト
管理アドレス５は２に変換されるので、アドレスコント
ロールメモリ３のアドレス２のところに、データ１８が
書き込まれる。

このようにして、アドレスコントロールメモリ３に変換
データを書き込んだあとに、データメモリ２へのデータ
の書き込みおよびデータメモリ２からのデータの読み出
しを行なうが、まず、データメモリ２へのデータの書き
込み時には、カウンタ８からのカウンタパルスに基づい
て、データメモリ２へのデータの書き込みが行なわれる
。このときのデータメモリ２のアドレスと記憶されるデ
ータとの関係は第１１図のようになる。

一方、データメモリ２からのデータの読み出し時には、
カウンタ８からのカウンタパルスに基づき読み出された
アドレスコントロールメモリ３からのアドレス情報（ア
ドレスコントロールメモリ３に記憶されているデータ）
に基づいて、データメモリ２からのデータの読み出しが
行なわれる。

このときのアドレスコントロールメモリ３からの出力デ
ータは第１２図（ａ）のようになり、データメモリ２か
らの出力データは第１２図（ｂ）のようになる。

第１２図（ｂ）に示すデータメモリデータは。

航速の第１実施例のデータメモリデータ［第６図（ｄ）
参照］と同じである。

従って、このようにしても前述の第１実施例と同様の効
果ないし利点が得られる。

なお、入力信号線および出力信号線はそれぞれ５木に限
定されるものではない。

［発明の効果］ 以上詳述したように、本発明の回線設定機能付き多重化
装置によれば、従来、速度変換回路を用いていた回路を
セレクタとフリップフロップ（シフトレジスタ）を用い
たデマルチプレクサのみで構成できるとともに、１〜２
個のＲＯＭで構成可能なアドレス変換手段あるいはデー
タ変換手段を置くことにより、ソフトウェアの管理方法
を変えることなしに、大幅なハードウェアの削減が可能
となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例を示すブロック図、第３図
はシリアル入力例を示す図、 第４図はアドレス変換例を示す図。 第５図はデータメモリのアドレスとデータとの対応関係
を示す図、 第６図はデータメモリ内データ読み出し時の作用を説明
する図、 第７図はデマルチプレクサからの出力例を示す図。 第８図は本発明の第２実施例を示すブロック図、第９図
はデータ変換部およびアドレス変換部での変換例を示す
図、 第１０図は変換前後のアドレスコントロールメモリデー
９例を示す図、 第１１図はデータメモリ内へ書き込まれたデータ例を示
す図、 第１２図はデータメモリ内データ読み出し時の作用を説
明する図。 第１３図は従来例を示すブロック図、 第１４図はデータメモリ入出力データおよびアドレスコ
ントロールメモリデータの例を示す図、第１５図は各ユ
ニットからの入力データ例を示す図、 第１６図は各ユニットへの出力データ例を示す図である
。 図において、 １は５−１セレクタ、 ２はデータメモリ、 ３はアドレスコントロールメモリ、 ４はセレクタ、 ５は管理データ線。 ６は管理アドレス線、 ７はセレクタ、 ８はカウンタ。 ９はデマルチプレクサ、 １０．１１はアドレス変換部（アドレス変換手段）。 １２はデータ変換部（データ変換手段）である。

Claims (2)

【特許請求の範囲】
1. （１）複数の信号線を通じて入力される入力データを順
   次切り替えてシリアル入力データとして出力するセレク
   タ（１）と、 該セレクタ（１）からのシリアル入力データを記憶する
   データメモリ（２）と、 該データメモリ（２）へ読み出しのためのアドレス情報
   を出力するアドレスコントロールメモリ（３）と、 該データメモリ（２）からの出力を順次複数の信号線へ
   振り分けるデマルチプレクサ（９）と、該データメモリ
   （２）への書き込みおよび該アドレスコントロールメモ
   リ（３）からの読み出しのためのアドレス情報を該セレ
   クタ（１）での多重化順序に従って変換するアドレス変
   換手段（１０）とをそなえて構成されたことを 特徴とする、回線設定機能付き多重化装置。
2. （２）複数の信号線を通じて入力される入力データを順
   次切り替えてシリアル入力データとして出力するセレク
   タ（１）と、 該セレクタ（１）からのシリアル入力データを記憶する
   データメモリ（２）と、 該データメモリ（２）へ読み出しのためのアドレス情報
   を出力するアドレスコントロールメモリ（３）と、 該データメモリ（２）からの出力を順次複数の信号線へ
   振り分けるデマルチプレクサ（９）と、該アドレスコン
   トロールメモリ（３）への書き込みのためのアドレス情
   報を該セレクタ（１）での多重化順序に従って変換する
   アドレス変換手段（１１）と、 該アドレスコントロールメモリ（３）への書き込みデー
   タを該セレクタ（１）での多重化順序に従って変換する
   データ変換手段（１２）とをそなえて構成されたことを 特徴とする、回線設定機能付き多重化装置。