JPH0621940A - ユーザー・網インタフェースにおけるインサータ及びドロッパ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】多数のシグナルチャネルのデータにおける低コ
ストで柔軟性に富んだインサータ及びドロッパを提供す
る。 【構成】情報チャネルデータのための第１のメモリ領域
３３と、シグナルチャネルデータのための第２のメモリ
領域３４と、１フレームを構成するフレームデータのた
めの第３のメモリ領域３５と、メモリ領域３３，３４へ
書き込むための第１のメモリ制御部３６、第２のメモリ
制御部３７と、第１のメモリ領域３３及び第２のメモリ
領域３４のデータを第３のメモリ領域３５に転送してフ
レームデータを編成する第３のメモリ制御部３８と、第
３のメモリ領域３５から読み出されたフレームデータを
シリアルデータとして出力するＰ／Ｓ変換部２４とを有
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一次群速度インタフェ
ースなどのユーザー・網インタフェースにおけるインサ
ータ及びドロッパに関する。

【０００２】ＩＳＤＮユーザー・網インタフェースにお
いては、端末側から出力されたＢチャネル又はＨチャネ
ルなどのデータ（情報チャネルのデータ）に、Ｄチャネ
ルのデータ（シグナルチャネルのデータ）を挿入して規
定のインタフェース構造のデータを作成するためのイン
サータ、及び、回線側から入力されたデータからＤチャ
ネルのデータを抜き出すためのドロッパが用いられる。

【０００３】ユーザー・網インタフェースの一層の高速
化及び広帯域化を図るために、より多重化されたインタ
フェース構造が提案されており、その普及のために多数
のシグナルチャネルのデータを扱えるインサータ及びド
ロッパが要望されている。

【０００４】

【従来の技術】図６は従来における複数のＤチャネルの
データを扱うインサータ及びドロッパを示すブロック図
である。

【０００５】図６に示すように、従来においては、複数
のＤチャネルのデータを扱うために、複数のインサータ
８１ａ，８１ｂ，８１ｃ、及びドロッパ８３ａ，８３
ｂ，８３ｃが設けられている。

【０００６】各インサータ８１ａ，８１ｂ，８１ｃは、
それぞれハード回路から構成されており、それぞれに対
して入力される送信用のＤチャネルのデータを、１フレ
ーム毎に所定のタイムスロットに挿入するためのもので
ある。

【０００７】各インサータ８１ａ，８１ｂ，８１ｃにお
いて、Ｄチャネルのデータを挿入するタイムスロット位
置は、例えばそれぞれタイムスロット２，３，４という
ように、ハード的に決められている。

【０００８】また、ドロッパ８３ａ，８３ｂ，８３ｃ
は、それぞれハード回路から構成されており、それぞれ
に対して入力される受信信号の所定のタイムスロット位
置にあるＤチャネルのデータを、１フレーム毎に抜き出
すためのものである。

【０００９】各ドロッパ８３ａ，８３ｂ，８３ｃにおい
て、Ｄチャネルのデータを抜き出すタイムスロット位置
は、例えばそれぞれタイムスロット２，３，４というよ
うに、ハード的に決められている。

【００１０】タイムスロット交換部８２は、インサータ
８１ａ，８１ｂ，８１ｃによってＤチャネルのデータが
挿入されるタイムスロット位置にＢチャネルのデータが
ないように予めタイムスロット位置を交換しておくため
のものである。また、タイムスロット交換部８４は、ド
ロッパ８３ａ，８３ｂ，８３ｃによって抜き出すタイム
スロット位置に所定のＤチャネルのデータがくるように
予めタイムスロット位置を交換しておくためのものであ
る。

【００１１】ＰＢＸ側からｍ個のＢチャネルのデータが
送出されると、タイムスロット交換部８２によってそれ
ぞれのタイムスロット位置が調整され、インサータ８１
ａ，８１ｂ，８１ｃによって、合計ｎ個のＤチャネルの
データが所定のタイムスロット位置に順次挿入される。
これによって所定のインタフェース構造の送信信号（ｍ
×Ｂチャネル＋ｎ×Ｄチャネル）が作成され、回線側に
送出される。

【００１２】また、回線側から入力された受信信号は、
タイムスロット交換部８４によってそれぞれのタイムス
ロット位置が調整され、ドロッパ８３ａ，８３ｂ，８３
ｃによって、所定のタイムスロット位置のＤチャネルの
データが順次抜き出され、情報チャネルのデータ群とし
てＰＢＸ側へ送られる。

【００１３】

【発明が解決しようとする課題】ところが、上述の説明
で明らかなように、従来においては、Ｄチャネルの個数
ｎに対応した個数ｎのインサータ８１ａ，８１ｂ，８１
ｃ及びドロッパ８３ａ，８３ｂ，８３ｃが必要であっ
た。

【００１４】そのため、多重化の進展によるＤチャネル
のチャネル数の増加につれてインサータ及びドロッパの
必要個数が増大し、これによって装置が大型化し且つコ
ストが上昇するという問題があった。

【００１５】また、従来のインサータ及びドロッパは、
データの挿入又は抜き出しを行うタイムスロット位置が
ハード回路に依存して定まっているため、タイムスロッ
ト交換部８２，８４が必須であるとともに、システムの
柔軟性が低下するという問題もあった。

【００１６】本発明は、上述の問題に鑑み、多数のシグ
ナルチャネルのデータの挿入又は抜き出しを行うことの
できる低コストで柔軟性に富んだインサータ及びドロッ
パを提供することを目的としている。

【００１７】

【課題を解決するための手段】請求項１の発明に係るイ
ンサータ１２は、上述の課題を解決するため、図１に示
すように、情報チャネルのデータを格納するための第１
のメモリ領域３３と、シグナルチャネルのデータを格納
するための第２のメモリ領域３４と、１フレームを構成
するフレームデータを格納するための第３のメモリ領域
３５と、データ列としてシリアルに入力される情報チャ
ネルのデータを前記第１のメモリ領域３３に書き込むた
めの第１のメモリ制御手段３６と、シグナルチャネルの
データを前記第２のメモリ領域３４に書き込むための第
２のメモリ制御手段３７と、前記第１のメモリ領域３３
及び前記第２のメモリ領域３４に格納されたデータを前
記第３のメモリ領域３５に転送して前記フレームデータ
を編成するための第３のメモリ制御手段３８と、前記第
３のメモリ領域３５から読み出されたフレームデータを
シリアルなデータ列として出力する出力部２４とを有し
て構成される。

【００１８】請求項２の発明に係るドロッパ１５は、図
２に示すように、１フレームを構成するフレームデータ
を格納するための第４のメモリ領域４３と、シグナルチ
ャネルのデータを格納するための第５のメモリ領域４４
と、情報チャネルのデータを格納するための第６のメモ
リ領域４５と、データ列としてシリアルに入力されるフ
レームデータを前記第４のメモリ領域４３に書き込むた
めの第４のメモリ制御手段４６と、前記第４のメモリ領
域４３に格納されたフレームデータのうちのシグナルチ
ャネルのデータを前記第５のメモリ領域４４に転送する
ための第５のメモリ制御手段４７と、前記第４のメモリ
領域４３に格納されたフレームデータのうちの情報チャ
ネルのデータを前記第６のメモリ領域４５に転送するた
めの第６のメモリ制御手段４８とを有して構成される。

【００１９】

【作用】インサータ１２においては、シリアルに入力さ
れる情報チャネルのデータは第１のメモリ領域３３に、
シグナルチャネルのデータは前記第２のメモリ領域３４
に、それぞれ書き込まれる。書き込まれたこれらのデー
タは、第３のメモリ領域３５に選択的に転送され、フレ
ームデータが編成される。

【００２０】第３のメモリ領域３５から読み出されたデ
ータは、シリアルなデータ列として出力部２４から出力
される。ドロッパ１５においては、シリアルに入力され
るフレームデータは第４のメモリ領域４３に書き込まれ
る。書き込まれたデータのうち、シグナルチャネルのデ
ータは第５のメモリ領域４４に、情報チャネルのデータ
第６のメモリ領域４５に、それぞれ転送される。

【００２１】第５のメモリ領域４４又は第６のメモリ領
域４５からデータを読み出すことによって、それぞれシ
グナルチャネル又は情報チャネルのデータが得られる。

【００２２】

【実施例】図３は本発明に係るインタフェース装置２の
ブロック図である。インタフェース装置２は、ｍ個のＢ
チャネルのデータとｎ個のＤチャネルのデータとに基づ
いて、チャネル数が（ｍ＋ｎ）個のインタフェース構造
の送信信号ＳＴを編成し、またチャネル数が（ｍ＋ｎ）
個のインタフェース構造の受信信号ＳＲに基づいてｍ個
のＢチャネルのデータとｎ個のＤチャネルのデータとに
分解するものである。

【００２３】インタフェース装置２は、ＨＷＣ（ハイウ
エイコントロール）などを介して出力されるデータに基
づいて送信信号ＳＴを編成するための、ミキサー部１
１、インサータ１２、及びタイムスロット交換部１３
と、受信信号ＳＲを分解し得られたデータをＨＷＣなど
に出力するための、タイムスロット交換部１４、ドロッ
パ１５、及びデミキサー部１６とからなる。

【００２４】ミキサー部１１は、パラレルで逐次入力さ
れるｎ個のＤチャネルのデータをシリアルなデータ列に
変換する。Ｄチャネルのデータは、例えば図示しないＬ
Ｐ（ローカルプロセッサ）などによって作成される。

【００２５】インサータ１２は、タイムスロット交換部
１３から出力されるＢチャネルのデータ列に同期して、
ミキサー部１１からシリアルに出力されるＤチャネルの
データを挿入し、１つのシリアルなデータ列を送信信号
ＳＴとして出力する。

【００２６】タイムスロット交換部１３は、ＰＢＸ側か
ら送出されるｍ個のＢチャネルのデータに対して、イン
サータ１２によるデータの編成が容易なように予めタイ
ムスロット位置を並べ換えておくためのものである。

【００２７】また、タイムスロット交換部１４は、受信
信号ＳＲに含まれるＤチャネルのデータに対して、ドロ
ッパ１５によるデータの抜き出しが容易なように予めタ
イムスロット位置を並べ換えておくためのものである。

【００２８】ドロッパ１５は、タイムスロット交換部１
４から出力されるシリアルなデータ列から、Ｄチャネル
のデータを抜き出す。デミキサー部１６は、ドロッパ１
５から出力されるシリアルなＤチャネルのデータ列を、
パラレルなデータに変換して出力するためのものであ
る。

【００２９】図１は本発明に係るインサータ１２のブロ
ック図である。インサータ１２は、２つのデータ交換部
２１、シリアルパラレル変換部２２，２３、及びパラレ
ルシリアル変換部２４からなっている。なお、データ交
換部２１は２つ設けられているが、それらの構成は互い
に同一であり、それらが交互に動作するようになってい
るので、それらの一方のみを図示して説明する。

【００３０】データ交換部２１は、ＣＰＵ及びプログラ
ムが格納されたＲＯＭなどからなるメモリ制御部３１、
及びＤＲＡＭなどの読み書き可能なメモリ３２からなっ
ている。

【００３１】メモリ３２には、Ｂチャネルのデータを格
納するための第１のメモリ領域３３、Ｄチャネルのデー
タを格納するための第２のメモリ領域３４、１フレーム
を構成するフレームデータを格納するための第３のメモ
リ領域３５が設けられている。

【００３２】メモリ制御部３１には、Ｂチャネルのデー
タを第１のメモリ領域３３に書き込むための第１のメモ
リ制御部３６、Ｄチャネルのデータを第２のメモリ領域
３４に書き込むための第２のメモリ制御部３７、第１の
メモリ領域３３及び第２のメモリ領域３４に格納された
データを第３のメモリ領域３５に選択的に転送してフレ
ームデータを編成するための第３のメモリ制御部３８が
設けられている。

【００３３】これら第１〜第３のメモリ制御部３６〜３
８は、それぞれ、ＣＰＵがプログラムにしたがった処理
動作を行うことによって機能的に形成されたものであ
る。シリアルパラレル変換部２２は、タイムスロット交
換部１３から出力されるシリアルなＢチャネルのデータ
を各Ｂチャネル毎にパラレルなデータに変換する。シリ
アルパラレル変換部２３は、ミキサー部１１から出力さ
れるシリアルなＤチャネルのデータを各Ｄチャネル毎に
パラレルなデータに変換する。また、パラレルシリアル
変換部２４は、第３のメモリ領域３５からタイムスロッ
ト毎にパラレルに読み出されるデータをシリアルなデー
タ列に変換する。

【００３４】次に、第１〜第３のメモリ領域３３〜３５
の内容の一例を示す図４を参照してメモリ制御部３１の
動作を説明する。なお、ここに示す例では、１フレーム
のタイムスロットの数は３２個であり、各タイムスロッ
トは８ビットである。

【００３５】メモリ制御部３１には、インタフェース構
造に関する情報又は指令、及びクロック信号などが入力
されており、それに基づいてメモリ３２のアドレス指定
を行って読み書きを行う。第１〜第３のメモリ領域３３
〜３５は、それぞれ、８ビットのデータを３２個格納す
ることが可能な容量を有している。

【００３６】まず、１フレーム分のＢチャネルのデータ
Ｂ００〜Ｂ３１及びＤチャネルのデータＤ００〜Ｄ３１
を、それぞれ第１のメモリ領域３３又は第２のメモリ領
域３４に格納する。この場合において、シリアルパラレ
ル変換部２２，２３からシリアルに出力されるデータ
が、それぞれのメモリ領域３３，３４の先頭のタイムス
ロット位置から順に格納される。

【００３７】次に、１フレームを構成する各チャネルの
データが、第１のメモリ領域３３又は第２のメモリ領域
３４から選択的に読み出されて第３のメモリ領域３５の
各タイムスロット位置に書き込まれる。これによって、
第３のメモリ領域３５には、１フレーム分のフレームデ
ータがその先頭のタイムスロット位置から最終のタイム
スロット位置まで順に編成されて格納される。

【００３８】次に、第３のメモリ領域３５の先頭のタイ
ムスロット位置から順に読み出されるとともに、読み出
されたデータがパラレルシリアル変換部２４によってシ
リアルなデータ列に変換され、送信信号ＳＴとして出力
される。

【００３９】２つのデータ交換部２１のうち、一方のデ
ータ交換部２１の第３のメモリ領域３５からのデータの
読み出し中に、他方のデータ交換部２１においてデータ
の書き込み及び編成が行われ、これらが交互に行われる
ことによって、パラレルシリアル変換部２４からは連続
して送信信号ＳＴが出力される。

【００４０】図２は本発明に係るドロッパ１５のブロッ
ク図である。ドロッパ１５は、２つのデータ交換部２
６、シリアルパラレル変換部２７、及び２つのパラレル
シリアル変換部２８，２９からなっている。なお、デー
タ交換部２６は２つ設けられているが、上述したデータ
交換部２１と同様に、それらの構成は互いに同一であり
且つ交互に動作するようになっているので、それらの一
方のみを図示して説明する。

【００４１】データ交換部２６は、ＣＰＵ及びプログラ
ムが格納されたＲＯＭなどからなるメモリ制御部４１、
及びＤＲＡＭなどの読み書き可能なメモリ４２からなっ
ている。

【００４２】メモリ４２には、１フレームを構成するフ
レームデータを格納するための第４のメモリ領域４３、
Ｄチャネルのデータを格納するための第５のメモリ領域
４４、Ｂチャネルのデータを格納するための第６のメモ
リ領域４５が設けられている。

【００４３】メモリ制御部４１には、シリアルパラレル
変換部２７から出力されるフレームデータを第４のメモ
リ領域４３に書き込むための第４のメモリ制御部４６、
第４のメモリ領域４３に格納されたフレームデータのう
ちのＤチャネルのデータを第５のメモリ領域４４に転送
するための第５のメモリ制御部４７、第４のメモリ領域
４３に格納されたフレームデータのうちのＢチャネルの
データを第６のメモリ領域４５に転送するための第６の
メモリ制御部４８が設けられている。

【００４４】これら第４〜第６のメモリ制御部４６〜４
８は、それぞれ、ＣＰＵがプログラムにしたがった処理
動作を行うことによって機能的に形成されたものであ
る。シリアルパラレル変換部２７は、タイムスロット交
換部１４からシリアルに出力される受信信号ＳＲのデー
タを各タイムスロット毎にパラレルなデータに変換す
る。パラレルシリアル変換部２８は、第６のメモリ領域
４５からタイムスロット毎にパラレルに読み出されるＢ
チャネルのデータをシリアルなデータ列に変換する。パ
ラレルシリアル変換部２９は、第５のメモリ領域４４か
らタイムスロット毎にパラレルに読み出されるＤチャネ
ルのデータをシリアルなデータ列に変換する。

【００４５】次に、第４〜第６のメモリ領域４３〜４５
の内容の一例を示す図５を参照してメモリ制御部４１の
動作を説明する。なお、インタフェース構造は上述の例
と同様であり、第４〜第６のメモリ領域４３〜４５は、
それぞれ、８ビットのデータを３２個格納することが可
能な容量を有している。

【００４６】まず、１フレーム分のフレームデータを第
４のメモリ領域４３に格納する。次に、第４のメモリ領
域４３に格納されたデータのうち、Ｂチャネルのデータ
を第６のメモリ領域４５に、Ｄチャネルのデータを第５
のメモリ領域４４に、それぞれ転送して格納する。

【００４７】次に、第６のメモリ領域４５及び第５のメ
モリ領域４４に格納されたデータが、それぞれの先頭の
タイムスロット位置から順に読み出され、読み出された
データがパラレルシリアル変換部２８，２９によってそ
れぞれシリアルなデータ列に変換される。これによっ
て、受信信号ＳＲの中からＤチャネルのデータが抜き出
される。抜き出されたＤチャネルのデータは、ＨＷＣな
どに用いて制御のために送られ、又は内部で処理され
る。

【００４８】一方のデータ交換部２６の第６のメモリ領
域４５及び第５のメモリ領域４４からのデータの読み出
し中に、他方のデータ交換部２６において第４のメモリ
領域４３へのデータの書き込みが行われ、これらが交互
に行われることによって、受信信号ＳＲは連続的に処理
される。

【００４９】このように、インサータ１２は、Ｂチャネ
ルのデータ列とＤチャネルのデータ列とを同速度で並列
的に入力しながらデータ編成を行って所定のインタフェ
ース構造の送信信号ＳＴのデータ列を作成する。また、
ドロッパ１５は、受信信号ＳＲによる１つのデータ列か
ら、ＢチャネルとＤチャネルの２つの同速度のデータ列
を並列的に作成する。

【００５０】上述したインタフェース装置２は、例えば
ＩＳＤＮで規定する網終端２（ＮＴ２）の機能を有する
ＰＢＸ（構内交換器）の入力インタフェース部に設ける
ことができる。

【００５１】上述の実施例によると、メモリ制御部３
１，４１及びメモリ３２，４２によって、多重化された
多数のＤチャネルのデータの挿入及び抜き出しがソフト
的に行われるので、Ｄチャネルのチャネル数が増加した
場合であっても低コストであり、且つ大型化するのを防
止することができる。そして、Ｄチャネルのチャネル数
の増減に容易に対応することができるとともに、どのよ
うなインタフェース構造に対してもプログラムを変更す
ることによって容易に対応できるので、柔軟性に優れ
る。

【００５２】また、メモリ３２，４２への書き込み時又
は書き込時のタイムスロット位置（書き込みアドレス又
は読み出しアドレス）、又はそれらの順番を変更するこ
とにより、Ｂチャネル又はＤチャネルのデータを任意の
タイムスロット位置に対応させることができるので、そ
うすることによってタイムスロット交換部１３，１４を
省略することも可能である。

【００５３】上述の実施例において、メモリ制御部３
１，４１の両方の機能を１つのＣＰＵによって得ること
としてもよい。第１〜第３のメモリ領域３３〜３５及び
第４〜第６のメモリ領域４３〜４５は、１つ又は複数の
メモリ素子上に設けることができる。Ｄチャネル及びＢ
チャネルのチャネル数は任意に設定することができる。
チャネルの種類は適宜選択することができる。インサー
タ１２、ドロッパ１５、及びインタフェース装置２の構
成は上述以外に種々変更することができる。

【００５４】

【発明の効果】本発明によると、多数のシグナルチャネ
ルのデータの挿入又は抜き出しを行うことのできる低コ
ストで柔軟性に富んだインサータ又はドロッパを提供す
ることができる。

【図面の簡単な説明】

【図１】本発明に係るインサータのブロック図である。

【図２】本発明に係るドロッパのブロック図である。

【図３】本発明に係るインタフェース装置のブロック図
である。

【図４】第１〜第３のメモリ領域の内容の一例を示す図

【図５】第４〜第６のメモリ領域の内容の一例を示す図

【図６】従来における複数のＤチャネルのデータを扱う
インサータ及びドロッパを示すブロック図である。

【符号の説明】 １２ インサータ １５ ドロッパ ２４ パラレルシリアル変換部（出力部） ３３ 第１のメモリ領域 ３４ 第２のメモリ領域 ３５ 第３のメモリ領域 ３６ 第１のメモリ制御部（第１のメモリ制御手段） ３７ 第２のメモリ制御部（第２のメモリ制御手段） ３８ 第３のメモリ制御部（第３のメモリ制御手段） ４３ 第４のメモリ領域 ４４ 第５のメモリ領域 ４５ 第６のメモリ領域 ４６ 第４のメモリ制御部（第４のメモリ制御手段） ４７ 第５のメモリ制御部（第５のメモリ制御手段） ４８ 第６のメモリ制御部（第６のメモリ制御手段）

Claims (2)

【特許請求の範囲】
1. 【請求項１】情報チャネルのデータを格納するための第
   １のメモリ領域（３３）と、 シグナルチャネルのデータを格納するための第２のメモ
   リ領域（３４）と、 １フレームを構成するフレームデータを格納するための
   第３のメモリ領域（３５）と、 データ列としてシリアルに入力される情報チャネルのデ
   ータを前記第１のメモリ領域（３３）に書き込むための
   第１のメモリ制御手段（３６）と、 シグナルチャネルのデータを前記第２のメモリ領域（３
   ４）に書き込むための第２のメモリ制御手段（３７）
   と、 前記第１のメモリ領域（３３）及び前記第２のメモリ領
   域（３４）に格納されたデータを前記第３のメモリ領域
   （３５）に転送して前記フレームデータを編成するため
   の第３のメモリ制御手段（３８）と、 前記第３のメモリ領域（３５）から読み出されたフレー
   ムデータをシリアルなデータ列として出力する出力部
   （２４）とを有してなることを特徴とするユーザー・網
   インタフェースにおけるインサータ。
2. 【請求項２】１フレームを構成するフレームデータを格
   納するための第４のメモリ領域（４３）と、 シグナルチャネルのデータを格納するための第５のメモ
   リ領域（４４）と、 情報チャネルのデータを格納するための第６のメモリ領
   域（４５）と、 データ列としてシリアルに入力されるフレームデータを
   前記第４のメモリ領域（４３）に書き込むための第４の
   メモリ制御手段（４６）と、 前記第４のメモリ領域（４３）に格納されたフレームデ
   ータのうちのシグナルチャネルのデータを前記第５のメ
   モリ領域（４４）に転送するための第５のメモリ制御手
   段（４７）と、 前記第４のメモリ領域（４３）に格納されたフレームデ
   ータのうちの情報チャネルのデータを前記第６のメモリ
   領域（４５）に転送するための第６のメモリ制御手段
   （４８）とを有してなることを特徴とするユーザー・網
   インタフェースにおけるドロッパ。