DE69926252T2

DE69926252T2 - Seriell-parallel- und parallel-seriell-umwandlungsvorrichtung

Info

Publication number: DE69926252T2
Application number: DE69926252T
Authority: DE
Inventors: A. Jason GOLDSTEIN
Original assignee: Polycom Inc
Current assignee: Polycom Inc
Priority date: 1998-10-23
Filing date: 1999-10-23
Publication date: 2006-05-24
Anticipated expiration: 2019-10-24
Also published as: ATE300122T1; DE69926252D1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren zum Umwandeln von seriellen Bitströmen in parallele Bitströme und umgekehrt.
In vielen elektronischen Systemen müssen digitale Daten über einen digitalen Bus mit einer festen Rate (z.B. isochron) zwischen Vorrichtungen übertragen werden. Diese digitalen Busse umfassen einen Takt, ein Synchronisationssignal und die Daten. Die Taktfrequenz ist fest und sowohl das Synchronisationssignal als auch die Daten werden relativ zu dieser gemessen. Auf einem seriellen TDM-Bus werden die Daten mit einem Bit auf einmal (entweder mit dem MSB oder LSB zuerst) übertragen und das Synchronisationssignal wird verwendet, um den Beginn des Datenworts zu markieren. Auf einem parallelen TDM-Bus werden alle Bits der Daten gleichzeitig übertragen. Im letzteren Fall ist das Synchronisationssignal überflüssig.
Das Zeitmultiplexverfahren (TDM) ist ein bekanntes Verfahren zum Kombinieren von N isochronen Strömen von digitalen Daten, die mit der gleichen Frequenz arbeiten, zu einem isochronen Strom von Daten, der mit einer neuen Frequenz M gleich N-mal der ursprünglichen Frequenz arbeitet. Die Synchronisationsimpulse treten immer noch mit der ursprünglichen Frequenz auf. Die zwischen den Synchronisationsimpulsen übertragenen kombinierten Daten werden Datenübertragungsblock genannt. Jeder Datenübertragungsblock wird in N gleich große Stücke aufgeteilt, die Zeitschlitze genannt werden. Jeder der ursprünglichen Ströme wird einem der N Zeitschlitze pro Datenübertragungsblock zur Übertragung von Daten zugeordnet. Jeder Strom verwendet denselben Zeitschlitz während jedes Datenübertragungsblocks. Als Beispiel verwendet der ST-Bus ~ der von Mitel Semiconductor definiert wurde ~ eine Taktfrequenz von 2,048 MBit/Sekunde, 4,096 MBit/Sekunde oder 8,192 MBit/Sekunde mit einer Datenübertragungsblockrate von 8 kHz, um 32, 64 oder 128 serielle Ströme mit 64 kBit/Sekunde zu einem Strom zu kombinieren.
Im Allgemeinen wurden serielle TDM-Busse für parallele TDM-Busse verwendet, da serielle TDM-Busse weniger Verbindungen zwischen Vorrichtungen erfordern. Es ist jedoch üblich, zu sehen, dass mehrere serielle TDM-Ströme parallel laufen, um eine erhöhte Bandbreite zu erzielen (z.B. MVIP-, SCSA- und H.110-Computertelefoniebusse). Diese mehreren Ströme werden häufig als TDM-Vielfachleitung bezeichnet.
In Systemen, die mehrere serielle Ströme verwenden, muss ein digitaler Schalter vorgesehen werden, der in der Lage ist, Daten von einem Zeitschlitz in einem Strom entweder zu einem anderen Zeitschlitz im gleichen Strom oder insgesamt zu einem anderen Strom zu übertragen. Wenn die Anzahl von seriellen TDM-Strömen zunimmt, wandeln diese Schaltvorrichtungen gewöhnlich die seriellen TDM-Ströme in einen parallelen TDM-Strom innerhalb der Vorrichtung um. Dies macht es leichter, die Daten im Speicher zu speichern.
Wenn die Daten in den Strömen von einem Computer verarbeitet werden sollen, müssen die Daten wieder von der seriellen in die parallele Form umgewandelt werden. Häufig ist ein Serien-Parallel-Umsetzer für einen einzelnen Strom in den Computer integriert. Der serielle Anschluss ist mit einer Schaltvorrichtung verbunden und andere Ströme werden dann mit der TDM-Vielfachleitung verbunden.
Diese zwei Konzepte können kombiniert werden, so dass Daten, die von der TDM-Vielfachleitung genommen werden, in parallele umgewandelt werden und in einem Speicherbauelement (z.B. einem RAM) zur Verwendung vom Prozessor gespeichert werden. Der Prozessor gibt auch auf der TDM-Vielfachleitung zu übertragende Daten in das Speicherbauelement und die Schaltung wandelt diese Daten von parallel in seriell um.
1 stellt ein Blockdiagramm einer Parallel-Serien/Serien-Parallel-Umwandlungsmaschine 18 des Standes der Technik zum Verbinden mit einem seriellen Strom dar. Jeder Zeitschlitz kann entweder von dieser Schaltung aus gesteuert oder von einer anderen Schaltung empfangen werden. Die Puffer (mit drei Ausgangszuständen) verdeutlichen, dass dieselben Drähte für die Eingabe und Ausgabe verwendet werden. Der Mechanismus, durch den Daten vom parallelen Strom in das (und aus dem) Halteregister sowie in die und aus der Steuerschaltung für die Puffer mit drei Ausgangszuständen bewegt werden, ist in diesem Dokument nicht enthalten.
Die Schieberegister werden mit der Bitrate des seriellen Stroms (z.B. 8,192 MHz) getaktet, es besteht jedoch gewöhnlich eine Phasenverschiebung von entweder 180° oder 270° zwischen den ausgehenden und eingehenden Takten. An der Zeitschlitzgrenze werden die ausgehenden Daten vom Ausgangshalteregister zum Ausgangsschieberegister bewegt. Gleichzeitig werden die eingehenden Daten vom Eingangsschieberegister zum Eingangshalteregister bewegt. Die Daten in den Schieberegistern werden ohne Verwendung der Halteregister nach nur einem Bitschlitz verfälscht. Dies stell im Allgemeinen keinen ausreichenden Zeitraum dar, um die Daten von mehreren seriellen Strömen auf den parallelen Bus zu bewegen.
Immer noch mit Bezug auf 1 werden zweiunddreißig Flipflops pro seriellem Strom verwendet. Daher sind 1024 Flipflops in diesem Ausführungsbeispiel erforderlich, um die zweiunddreißig Ströme des H.100/H.110-Busses zu unterstützen. Bedeutenderweise werden gleichzeitig alle zweiunddreißig Ausgangshalteregister entladen und alle zweiunddreißig Eingangshalteregister werden geladen, was verursacht, dass eine unerwünscht große Menge an Leistung in einem Moment verbraucht wird. Außerdem ist ein großer Decodierer und Multiplexer erforderlich, um Daten zu den Halteregistern hin- und von diesen wegzubewegen.
Ein verbessertes Verfahren ist im US-Patent 4 924 464 mit dem Titel "Technique for Converting Either Way Between a Plurality of N Synchronized Serial Bit Streams and a Parallel TDM Format" offenbart. Dieses Patent offenbart die Verwendung eines zweidimensionalen Bitstellenverschiebers, um die Parallel-Serien- und Serien-Parallel-Umwandlungen zu implementieren. Dieses Verfahren verwendet bemerkenswerterweise die Hälfte der Anzahl von Flipflops im Vergleich zu dem in 1 dargestellten System des Standes der Technik. Das in diesem US-Patent offenbarte System erfordert jedoch eine große Anzahl von Zwischenverbindungen zwischen den Flipflops und wiederum werden alle Flipflops bei jeder Taktflanke geladen, was verursacht, dass eine relativ große Menge an Leistung gleichzeitig verbraucht wird.
Das US-Patent 5 463 630 offenbart auch die Verwendung von Schieberegistern (SR1, SR2, u, SRn), um die Umwandlungen durchzuführen.
Daher besteht ein Bedarf für einen verbesserten Serien-Parallel-, Parallel-Serien-Umsetzer und einen Serien-Parallel/Parallel-Serien-Umsetzer sowie ein entsprechendes Verfahren.
Die Erfindung ist in den Ansprüchen 1, 4, 6 bzw. 9 definiert. Spezielle Ausführungsbeispiele sind in den abhängigen Ansprüchen dargelegt.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Umwandeln eines seriell empfangenen Datenworts in ein paralleles Ausgangsdatenwort bereitgestellt, wobei die Vorrichtung umfasst: eine serielle Dateneingangsschnittstelle, die das seriell empfangene Datenwort empfängt und ein empfangenes Datenwort liefert; eine Serien-Parallel-Abbildungsschaltung, die das empfangene Datenwort empfängt und Speicherschreib-Steuersignale und Speicherschreib-Adressensignale erzeugt; ein Speicherbauelement mit einem ersten Anschluss, der auf die Speicherschreib-Steuersignale und die Speicherschreib-Adressensignale zum Schreiben des empfangenen Datenworts in das Speicherbauelement reagiert, und einem zweiten Anschluss, der auf Speicherlese-Steuersignale und Speicherlese-Adressensignale zum Lesen von Ausgangsdaten aus dem Speicherbauelement reagieret; wobei die Serien-Parallel-Abbildungsschaltung ein Mittel zum Unterteilen des empfangenen Datenworts in eine Vielzahl von unterteilten empfangenen Datenworten und zum Erzeugen der Speicherschreib-Steuersignale derart, dass die unterteilten empfangenen Datenworte in das Speicherbauelement an eindeutig zugeordneten Speicheradressen geschrieben werden, umfasst; eine Ausgangsschnittstellenschaltung, die die Speicherlese-Steuersignale und -lese-Adressensignale erzeugt und die Ausgangsdaten vom Speicherbauelement empfängt und die Bits der Ausgangsdaten umordnet, um ein paralleles Ausgangsdatenwort zu liefern, wobei die Vorrichtung dadurch gekennzeichnet ist, dass die Ausgangsschnittstellenschaltung eine Ausgangsabbildungsschaltung, die auf die Ausgangsdaten reagiert, und eine parallele Ausgangsschnittstelle umfasst, wobei die Umordnung der Bits des Ausgangsdatenworts durch Abbilden von Zwischenverbindungen zwischen einem Ausgangsanschluss der Ausgangsabbildungsschaltung und einem Eingangsanschluss der parallelen Ausgangsschnittstelle durchgeführt wird, wobei die parallele Ausgangsschnittstelle auch einen parallelen Ausgangsschnittstellen-Ausgangsanschluss umfasst, der das parallele Ausgangsdatenwort liefert.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Umwandeln eines parallelen empfangenen Datenworts in ein seriell umgewandeltes Ausgangsdatenwort bereitgestellt, wobei die Vorrichtung umfasst: eine Parallel-Serien-Eingangsabbildungsschaltung, die das parallele empfangene Datenwort, das eine Vielzahl von Bits umfasst, empfängt und Speicherschreib-Steuersignale und Speicherschreib-Adressensignale erzeugt und auch das empfangene parallele Datenwort umordnet, um ein umgeordnetes paralleles Datenwort zu liefern; ein Speicherbauelement mit (i) einem ersten Anschluss, der auf die Speicherschreib-Steuersignale und die Schreib-Adressensignale zum Schreiben des umgeordneten parallelen Datenworts in das Speicherbauelement reagiert, und (ii) einem zweiten Anschluss, der auf Speicherlese-Steuersignale und -lese-Adressensignale zum Lesen von Daten aus dem Speicherbauelement reagiert; eine Parallel-Serien-Ausgangsabbildungsschaltung, die die Speicherlese-Steuersignale und die Lese-Adressensignale erzeugt und Ausgangsdaten vom Speicherbauelement empfängt und die empfangenen Ausgangsdaten in eine Vielzahl von seriellen Datenworten unterteilt; wobei die Vorrichtung dadurch gekennzeichnet ist, dass die Parallel-Serien-Eingangsabbildungsschaltung die Bits des parallelen empfangenen Datenworts, das in das Speicherbauelement geschrieben wird, durch Abbilden von Zwischenverbindungen zwischen der Parallel-Serien-Eingangsabbildungsschaltung und dem Speicherbauelement umordnet, um das umgeordnete parallele Datenwort zu liefern, und dass die Vorrichtung auch eine serielle Datenausgangsschnittstelle 40 umfasst, die die Vielzahl von seriellen Datenworten empfängt und das seriell umgewandelte Ausgangsdatenwort liefert.
Gemäß einem dritten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Durchführen einer Umwandlung von parallelen Daten in serielle Daten bereitgestellt, wobei das Verfahren umfasst: Empfangen eines parallelen Datenworts; Umordnen der Bits des empfangenen parallelen Datenworts, um ein umgeordnetes paralleles Datenwort zu liefern; Schreiben des umgeordneten parallelen Datenworts in ein Speicherbauelement; Lesen von Ausgangsdaten aus dem Speicherbauelement; Unterteilen der gelesenen Ausgangsdaten in eine Vielzahl von seriellen Datenworten; und Liefern eines seriell umgewandelten Ausgangsdatenworts von der Vielzahl von unterteilten seriellen Datenworten. Die Umordnung verwendet Abbildungszwischenverbindungen, wie vorstehend in groben Zügen dargestellt.
Gemäß einem vierten Aspekt der vorliegenden Erfindung wird ein Serien-Parallel- und Parallel-Serien-Umsetzer bereitgestellt, der aufweist: eine serielle Dateneingangsschnittstelle zum Empfangen eines seriellen Eingangsdatenworts; einen Eingangsspeicher, der mit der seriellen Dateneingangsschnittstelle verbunden ist und auf den Empfang reagiert, um das serielle Eingangsdatenwort in ein paralleles Ausgangsdatenwort umzuwandeln, wobei der Eingangsspeicher ein erstes Speicherbauelement mit zwei Speicherbänken umfasst; serielle Datenübertragungsleitungen, die mit dem Eingangsspeicher gekoppelt sind und wirksam sind, um das parallele Ausgangsdatenwort auf einen parallelen Datenbus auszugeben; einen Ausgangsspeicher, der wirksam ist, um ein paralleles Eingangsdatenwort vom parallelen Datenbus zu empfangen und das empfangene parallele Eingangsdatenwort in eine Vielzahl von seriellen Datenworten umzuwandeln, wobei der Ausgangsspeicher ein zweites Speicherbauelement umfasst; und eine serielle Datenausgangsschnittstelle zum Empfangen der Vielzahl von seriellen Datenworten und zum Liefern eines seriell umgewandelten Ausgangsdatenworts. Eine Ausgangsabbildungsschaltung mit Verbindungsabbildungs-Zwischenverbindungen mit der parallelen Ausgangsschnittstelle ist auch vorgesehen.
Die Umwandlungsmaschinen der vorliegenden Erfindung sehen eine bidirektionale Schnittstelle zwischen einer seriellen TDM-Vielfachleitung und einer parallelen TDM-Vielfachleitung vor.
Vorteilhafterweise verwendet die vorliegende Erfindung signifikant weniger Transistoren und verbraucht signifikant weniger Leistung als eine frühere Implementierung. Die Menge der Einsparungen nimmt zu, wenn die Anzahl von Strömen in der seriellen TDM-Vielfachleitung zunimmt.
Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden angesichts der folgenden ausführlichen Beschreibung von bevorzugten Ausführungsbeispielen derselben ersichtlich, wie in den zugehörigen Zeichnungen dargestellt.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Blockdiagrammdarstellung einer Serien-Parallel/Parallel-Serien-Umwandlungsmaschine des Standes der Technik;
2 ist eine Blockdiagrammdarstellung einer erfindungsgemäßen Serien-Parallel/Parallel-Serien-Umwandlungsmaschine;
3 ist eine Funktionsdarstellung des Serien-Parallel-Umwandlungspfades der in 2 dargestellten Umwandlungsmaschine;
4A ist eine bildhafte Darstellung der Anordnung der Daten, die sich zum Zeitpunkt t = 0 in der Serien-Parallel-Abbildungsschaltung befinden;
4B ist eine bildhafte Darstellung der Anordnung der Daten, die sich zum Zeitpunkt t = 1 in der Serien-Parallel-Abbildungsschaltung befinden;
5 ist eine bildhafte Darstellung von bezeichneten Speicherzellen innerhalb des in 3 dargestellten Serien-Parallel-Doppelanschlussspeichers;
6 ist eine weitere bildhafte Darstellung der Anordnung von Daten innerhalb des in 3 dargestellten Doppelanschluss-Speicherbauelements;
7 stellt eine Bitabbildung ("Umordnung") zwischen der Ausgangsabbildungsschaltung und der in 3 dargestellten parallelen Ausgangsschnittstelle dar;
8 ist eine Funktionsdarstellung des Parallel-Serien-Umwandlungspfades der in 2 dargestellten Umwandlungsmaschine;
9 ist eine bildhafte Darstellung der Bitabbildung zwischen der Parallel-Serien-Abbildungsschaltung und dem in 8 dargestellten Doppelanschlussspeicher;
10 ist eine bildhafte Darstellung von bezeichneten Speicherzellen innerhalb des in 8 dargestellten Parallel-Serien-Doppelanschlussspeichers; und
11 stellt ein Datenwort 180 dar, das sich in der in 8 dargestellten Ausgangsabbildungsschaltung befindet.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung soll im Zusammenhang mit der Verwendung in einem Computertelefonie-(CT) System erörtert werden. Insbesondere einem CT-System, das mit dem H.110-Standardtelefoniebus arbeitet. Ein üblicher Fachmann wird jedoch erkennen, dass die vorliegende Erfindung nicht auf die Verwendung in einem CT-System oder einem System, das den H.110-Bus verwendet, begrenzt ist. Die Umwandlungsmaschine der vorliegenden Erfindung kann tatsächlich in theoretisch jeglichem System verwendet werden, das eine Serien-Parallel- und/oder Parallel-Serien-Datenumwandlung benötigt.
2 ist eine Blockdiagrammdarstellung einer erfindungsgemäßen Serien-Parallel/Parallel-Serien-Umwandlungsmaschine 20. In einem Ausführungsbeispiel kann sich die Umwandlungsmaschine innerhalb eines anwenderprogrammierbaren Verknüpfungsfeldes (FPGA) befinden. Die Umwandlungsmaschine 20 empfängt eine Vielzahl von seriellen Datenleitungen 22 (z.B. zweiunddreißig), die in eine serielle Eingangsschnittstelle 24 über Puffer 25 eingegeben werden. Jede Datenleitung liefert 128 Zeitschlitze, die mit einer Bitrate von 8,192 MHz arbeiten. Daher liefern die zweiunddreißig Datenleitungen (auch als "Ströme" bekannt) insgesamt 4096 Zeitschlitze. Die serielle Eingangsschnittstelle stellt vorzugsweise einfach eine Vielzahl von getakteten Registern zum Erfassen von Daten von den seriellen Datenleitungen 22 dar. Die serielle Eingangsschnittstelle 24 liefert getaktete Daten auf den Leitungen 26 zu einem Eingangsbitumordnungs-Speicherbauelement 28, das die Daten speichert und parallele Ausgangsdaten auf den Leitungen 30 zu Puffern 32 mit drei Ausgangszuständen liefert, die die Daten auf den parallelen Bus 33 für zweiunddreißig Bits ausgeben. Die Einzelheiten dessen, wie das Eingangsbitumordnungs-Speicherbauelement 28 die Daten speichert, sollen nachstehend im einzelnen erörtert werden.
Die Umwandlungsmaschine 20 empfängt auch parallele Daten vom parallelen Bus 33 für zweiunddreißig Bits und speichert die Daten in einem Ausgangsbitumordnungs-Speicherbauelement 38. Aus dem Speicherbauelement 38 gelesene Daten werden an eine serielle Datenausgangsschnittstelle 40 ausgegeben, deren Vielzahl von seriellen Datenausgangsleitungen 42 (z.B. zweiunddreißig) über einen Puffer 44 mit drei Ausgangszuständen mit den seriellen Datenleitungen 22 gekoppelt werden. Die Einzelheiten dessen, wie das Ausgangsbitumordnungs-Speicherbauelement 38 die Daten speichert, sollen auch nachstehend im einzelnen erörtert werden.
3 ist eine Funktionsdarstellung des Serien-Parallel-Umwandlungspfades der in 2 dargestellten Umwandlungsmaschine 20. Die serielle Eingangsschnittstelle 24 umfasst eine Vielzahl von getakteten Registern, die getaktete Daten auf den Leitungen 26 zu einer Serien-Parallel-Abbildungsschaltung 44 liefern. die Abbildungsschaltung 44 unterteilt Daten, die auf den Leitungen 26 empfangen werden, in eine Vielzahl von Segmenten. In einem bevorzugten Ausführungsbeispiel sind die getakteten Daten beispielsweise zweiunddreißig Bits breit und die Serien-Parallel-Abbildungsschaltung 44 unterteilt die Daten in acht einzelne Vierbitworte (d.h. vier Bits). Die Serien-Parallel-Abbildungsschaltung 44 erzeugt dann den erforderlichen Befehl (z.B. Schreibfreigaben) und Adressensignale, um die Vierbitworte nacheinander in ein Doppelanschluss-Speicherbauelement 46 (z.B. einen RAM) zu schreiben. Jedes der Vierbitworte wird in seine eigene Speicherzelle innerhalb des Doppelanschluss-Speicherbauelements 46 geschrieben.
4A ist eine bildhafte Darstellung der Anordnung der Daten auf den Leitungen 26 zur Zeit t = 0. Die Zeit t = 0 ist für die Zeit repräsentativ, in der die ersten Datenbits (d.h. Bit Eins für jedes der zweiunddreißig Acht-Bit-Worte) von der seriellen Eingangsschnittstelle 24 empfangen werden. Die numerischen tiefgestellten Indizes in 4A stellen die Zeit dar. Wie gezeigt, werden die zweiunddreißig Bits auf den Leitungen 26 zur Zeit t = 0 daher als A₀, B₀, ..., EE₀, FF₀ dargestellt. 4B ist eine bildhafte Darstellung der Anordnung der einzelnen Bits auf den Leitungen 26 zur Zeit t = 1. In dem H.110-kompatiblen Ausführungsbeispiel ist die Zeitdifferenz zwischen t = 0 und t = 1 8·(1/8192000) Sekunden.
5 ist eine bildhafte Darstellung von bezeichneten Speicherzellen innerhalb des in 3 dargestellten Serien-Parallel-Doppelanschlussspeichers 46. Das Speicherbauelement 46 umfasst zwei Speicherbänke 48, 50, was ermöglicht, dass eine Information in eine erste Bank 48 zur gleichen Zeit geschrieben wird, wie eine Information aus einer zweiten Bank 50 gelesen wird. In diesem Ausführungsbeispiel umfasst jede Bank 48, 50 vierundsechzig separat schreibadressierbare Vier-Bit-Speicherzellen.
Mit Bezug nun auf 3, 4A und 5 unterteilt die Serien-Parallel-Abbildungsschaltung 44 (3), wie vorstehend dargelegt, das Zweiunddreißig-Bit-Datenwort (4A) beispielsweise in acht Vierbitworte 50–57 (4A). Die acht Vierbitworte 50–57 (4A) werden dann nacheinander in das Speicherbauelement 46 geschrieben. Während der Zeit t = 0 werden die acht Vierbitworte 50–57 (4A) beispielsweise in die erste Spalte der ersten Speicherbank 48 geschrieben, die acht einzeln schreibadressierbare Vier-Bit-Speicherzellen 60–67 umfasst. Insbesondere wird das Vierbitwort #1 50 (4A) in die Speicherzelle 0 60 (5) geschrieben; das Vierbitwort #2 51 (4A) wird in die Speicherzelle 8 61 (5) geschrieben; das Vierbitwort #3 52 (4A) wird in die Speicherzelle 16 62 (5) geschrieben und schließlich wird das Vierbitwort #8 (4A) in die Speicherzelle 56 67 (5) geschrieben. Bedeutenderweise müssen die Schreibvorgänge in das Doppelanschluss-Speicherbauelement 46 für das bei t = 0 empfangene Datenwort vollendet werden, bevor neue Daten in die Serien-Parallel-Abbildungsschaltung 44 (3) zur Zeit t = 1 eingetaktet werden. Daher finden die Schreibvorgänge in das Doppelanschluss-Speicherbauelement zumindest achtmal so schnell wie die Rate, mit der Bits vom Eingangsregister 24 (2) empfangen werden, statt, um sicherzustellen, dass die acht Vierbitworte 50–57 (4A) vor dem Empfang der nächsten Datenbits zur Zeit t = 1 geschrieben werden.
6 ist eine weitere bildhafte Darstellung der Anordnung von Daten innerhalb des Doppelanschluss-Speicherbauelements 46 (3). Wie gezeigt, wurde das Vierbitwort #1, das die Bits A₀B₀C₀D₀ enthält, in die Speicherzelle 0 geschrieben, das Vierbitwort #2, das E₀F₀G₀H₀ enthält, wurde in die Speicherzelle 8 geschrieben, usw.
Mit Bezug nun auf 3, 4B und 5 taktet die Serien-Parallel-Abbildungsschaltung 44 (3) zur Zeit t = 1 die nächsten zweiunddreißig Bits von Daten auf den Leitungen 26 ein und die zweiunddreißig Bits werden in acht Vierbitworte 70–77 unterteilt (4B). Die acht Vierbitworte 70–77 (4B) werden dann nacheinander in die zweite Spalte des Speicherbauelements 46 (5) geschrieben, welches acht einzeln schreibadressierbare Vier-Bit-Speicherzellen umfasst. Insbesondere wird das Vierbitwort #1 70 (4B) in die Speicherzelle 1 80 (5) geschrieben; das Vierbitwort #2 71 (4B) wird in die Speicherzelle 9 81 (5) geschrieben; das Vierbitwort #3 72 (4B) wird in die Speicherzelle 17 82 (5) geschrieben und schließlich wird das Vierbitwort #8 77 (4B) in die Speicherzelle 57 84 (5) geschrieben. Die Schreibvorgänge in das Speicherbauelement 46 (3) für das zur Zeit t = 1 empfangene Datenwort müssen vollendet werden, bevor neue Daten in die Serien-Parallel-Abbildungsschaltung 44 (3) zur Zeit t = 2 eingetaktet werden.
Mit erneutem Bezug auf 6 wurde das Vierbitwort #1, das die Bits A₁B₁C₁D₁ enthält, in die Speicherzelle 1 geschrieben und das Vierbitwort #2, das E₁F₁G₁H₁ enthält, wurde in die Speicherzelle 9 geschrieben. Die Vierbitworte #3–#7 werden in ihre zugehörige Speicherzelle geschrieben und das Vierbitwort #8, das CC₁DD₁EE₁FF₁ enthält, wird in die Speicherzelle 57 geschrieben.
Dieses Muster wiederholt sich, wenn die Serien-Parallel-Abbildungsschaltung 44 (3) Daten in den Zeiträumen t = 2, 3, 4, 5 und 6 empfängt. Die in jedem dieser Zeiträume empfangenen Daten werden jeweils in die dritte bis siebte Spalte des Doppelanschluss-Speicherbauelements 46 geschrieben. Während der Zeit t = 7 wird das Datenwort mit zweiunddreißig Bits A₇B₇C₇...FF₇ von der Serien-Parallel-Abbildungsschaltung 44 (3) empfangen, in Vierbitworte unterteilt und jedes der Vierbitworte wird in die zugehörigen Speicherzellen (d.h. SchreibSpeicherzellen 7, 15, 23, 31, 39, 47, 55 und 63 – siehe 5) in der achten Spalte des Speicherbauelements 46 geschrieben. Die nächste Reihe von Schreibvorgängen findet in der zweiten Bank 50 und die Lesevorgänge in der ersten Bank 48 statt.
In einem Ausführungsbeispiel kann das Doppelanschluss-Speicherbauelement 46 acht 16 × 4-Bit-Doppelanschluss-RAMs umfassen, die gemeinsam das Speicherbauelement 46 festlegen, wobei jeder der RAMs eine der in 5 und 6 dargestellten acht Spalten bereitstellt. Alternativ kann das Doppelanschluss-Speicherbauelement einen einzelnen 16 × 32-Bit-Doppelanschluss-RAM umfassen.
Mit Bezug auf 3 und 5 wird, während in die erste Bank 48 (5) des Doppelanschluss-Speicherbauelements 46 durch die Serien-Parallel-Abbildungsschaltung 44 (3) geschrieben wird, die zweite Bank 50 (5) durch eine parallele Ausgangsabbildungsschaltung 92 (3) ausgelesen. Diese Ausgangsabbildungsschaltung 92 erzeugt die erforderlichen Adressensignale und Steuersignale, um das Lesen durchzuführen, und empfängt zweiunddreißig Datenbits auf den Leitungen 94 (3) vom Speicherbauelement 46 (3). Während der Zeit t = 0 liest die parallele Abbildungsausgangsschaltung 92 (3) beispielsweise aus der Leseadresse 8 100 (5) des Speicherbauelements 46, die die an den Schreibadressen 64–71 gespeicherten Daten enthält. Während der Zeit t = 1 liest die parallele Abbildungsausgangsschaltung 92 von der Leseadresse 9 102, die die Schreibadresse 72–79 umfasst; während t = 2 liest die Schaltung 92 von der Leseadresse 10 104, die die Schreibadressen 80–87 umfasst, usw.
7 stellt eine Bitabbildung ("Umordnung") zwischen der Ausgangsabbildungsschaltung 92 (3) und der parallelen Ausgangsschnittstelle 109 (3) dar, um ein Ausgangssignal bereitzustellen, das zur Verwendung durch Verarbeitungsvorrichtungen (z.B. DSPs) formatiert ist. Insbesondere stellt das Zweiunddreißig-Bit-Wort 110 den Inhalt der Ausgangsabbildungsschaltung 92 (3) dar, während das Zweiunddreißig-Bit-Wort 112 den Inhalt der parallelen Ausgangsschnittstelle 109 (3) darstellt. Wie gezeigt, umfassen die Worte 110 und 112 dieselben Bits, aber einige der Bitpositionen wurden geändert. Diese Änderung wird durch Abbildung der Zwischenverbindungen zwischen der Ausgangsabbildungsschaltung 92 und der parallelen Ausgangsschnittstelle 109 durchgeführt. Mit Bezug auf 7 befindet sich beispielsweise das Bit A₁ in der fünften Bitposition des Worts 110, das sich in der Ausgangsabbildungsschaltung 92 (3) befindet. Die Zwischenverbindungen zwischen der Ausgangsabbildungsschaltung 92 und der parallelen Ausgangsschnittstelle 109 sind jedoch derart konfiguriert, dass das Bit A₁ in die zweite Bitposition des Worts 112 abgebildet wird, das sich in der parallelen Ausgangsschnittstelle 109 (3) befindet. Das Bit B₀ befindet sich in der zweiten Bitposition der Ausgangsabbildungsschaltung 92 und, wenn es in die parallele Ausgangsschnittstelle 109 eingetaktet wird, wird es aufgrund der Zwischenverbindungsabbildung in der neunten Bitposition angeordnet. Die restlichen Abbildungen sind in 7 gezeigt. Die parallele Ausgangsschnittstelle umfasst vorzugsweise ein getaktetes Zweiunddreißig-Bit-Register.
Wir werden nun den Parallel-Seriell-Umwandlungspfad der in 2 dargestellten Umwandlungsmaschine 20 erörtern.
Mit erneutem Bezug auf 2 umfasst die Serien-Parallel/Parallel-Serien-Umwandlungsmaschine 20 auch einen Parallel-Serien-Umwandlungspfad mit dem Ausgangsbitumordnungs-Speicherbauelement 38 und der seriellen Datenausgangsschnittstelle 40. 8 ist eine Funktionsdarstellung des Parallel-Serien-Umwandlungspfades. Das Ausgangsbitumordnungs-Speicherbauelement 38 umfasst eine Parallel-Serien-Eingangsabbildungsschaltung 130, die eine Vielzahl von getakteten Registern umfasst. In einem bevorzugten Ausführungsbeispiel sind die getakteten Daten beispielsweise zweiunddreißig Bits breit und daher umfasst die Abbildungsschaltung 130 zweiunddreißig Register. Die Parallel-Serien-Abbildungsschaltung 130 erzeugt auch Befehlssignale (z.B. Schreibfreigaben) und Adressensignale zum Schreiben der Daten in der Schaltung 130 in einen Parallel-Serien-Doppelanschlussspeicher 132. Ein Beispiel eines Schreibvorgangs in den Parallel-Serien-Doppelanschlussspeicher 132 soll nun dargestellt werden.
9 ist eine bildhafte Darstellung der Bitabbildung zwischen der Parallel-Serien-Abbildungsschaltung 130 (8) und dem Doppelanschlussspeicher 132 (8). Insbesondere stellt ein Zweiunddreißig-Bit-Wort 140 die Daten dar, die von der Parallel-Serien-Eingangsabbildungsschaltung 130 (8) empfangen werden, während das Zweiunddreißig-Bit-Wort 142 die Daten darstellt, die vom Parallel-Serien-Doppelanschlussspeicher 132 empfangen werden. Wie gezeigt, umfassen die Worte 140 und 142 dieselben Bits, aber einige der Bitpositionen wurden geändert. Die Positionsänderungen werden durch Abbildung der Zwischenverbindungen zwischen der Parallel-Serien-Eingangsabbildungsschaltung 130 und dem Parallel-Serien-Doppelanschlussspeicher 132 durchgeführt, wie in 9 gezeigt. Das gesamte Wort 142 wird in den Parallel-Serien-Doppelanschlussspeicher 132 geschrieben.
10 ist eine bildhafte Darstellung von bezeichneten Speicherzellen innerhalb des Parallel-Serien-Doppelanschlussspeichers 132, der in 8 dargestellt ist. Das Speicherbauelement 132 umfasst auch zwei Bänke 147, 148. Mit Bezug auf 8–10 wird nun das Datenwort 142 in die Schreibadresse 0 150 geschrieben, wie in 10 gezeigt. Während des nächsten Schreibzyklus zur Zeit t = 1 wird das nächste Datenwort in die Schreibstelle 1 152 geschrieben. Die anschließenden Schreibvorgänge werden die Spalte 154 hoch fortgeführt, bis das achte Wort in die Schreibadressenstelle 7 156 geschrieben ist. Der nächste Schreibvorgang geschieht in der zweiten Bank 148 des Speicherbauelements und findet an der Schreibstelle 8 160 statt und das Schreiben wird die Spalte 154 hoch fortgeführt. Nach dem Schreiben in die Speicherzelle 15 162 erfolgt das nächste Schreiben in zyklischer Adressfolge bei der Speicherzelle 0 150 und die Schreibvorgänge werden wieder die Spalte 154 hoch fortgeführt.
Mit erneutem Bezug auf 8 umfasst der Parallel-Serien-Umwandlungspfad auch eine Parallel-Serien-Ausgangsabbildungsschaltung 164, die Daten aus dem Doppelanschluss-Speicherbauelement 132 liest. Die Parallel-Serien-Ausgangsabbildungsschaltung 164 erzeugt die Adressensignale und Steuersignale, um Daten aus dem Speicherbauelement 132 zu lesen. Zur gleichen Zeit wie die Eingangsabbildungsschaltung 130 Daten in die erste Bank 147 (10) des Doppelanschluss-Speicherbauelements 132 schreibt, liest die Ausgangsabbildungsschaltung 164 Daten von der zweiten Bank 148 (10). In einem Ausführungsbeispiel beginnen die Lesezugriffe an den Leseadressen 0 166 und werden die Spalte hoch bei den Adressen 8, 16, 24, 32, 40, 48 und 56 fortgeführt ( 10). Jede dieser Leseadressen enthält vier Bits von Daten. Daher sieht jeder Lesevorgang ein Vierbitwort von Daten vor, das in die Parallel-Serien-Ausgangsabbildungsschaltung 164 eingegeben wird. 11 stellt beispielsweise ein Datenwort 180 dar, das sich in der Ausgangsabbildungsschaltung 164 befindet. Diese Figur stellt bemerkenswerterweise die Bitpositionen der aus dem Doppelanschlussspeicher in der Ausgangsabbildungsschaltung 164 während des Zeitraums t = 0 gelesenen Daten dar. Das Datenwort 182 stellt die Positionierung der aus dem Doppelanschlussspeicher in der Ausgangsabbildungsschaltung während des Zeitraums t = 1 gelesenen Daten dar. Die Umwandlungsmaschine schaltet die Lese- und Schreibvorgänge zwischen der ersten und der zweiten Bank der Speicherbauelemente hin und her.
Obwohl die vorliegende Erfindung im Zusammenhang mit einem mit dem H.110-Bus kompatiblen System erörtert wurde, wird ein üblicher Fachmann erkennen, dass die vorliegende Erfindung sicher nicht so begrenzt ist. Man betrachte das Folgende:

N: = Anzahl von seriellen Strömen in der seriellen TDM-Vielfachleitung;
B: = Anzahl von Bits in jedem Zeitschlitz;
M: = Taktmultiplikationsfaktor;
D: = Tiefe von jedem der Doppelanschluss-Speicher-RAMs;
W: = Breite von jedem der Doppelanschluss-RAMs;

Für ein beliebiges System müssen zuerst N und B ermittelt werden. In einem Ausführungsbeispiel ist die Anzahl von Doppelanschluss-RAMs gleich B. Die Tiefe der RAMs ist D = 2M und die Breite W = N/M. Der Taktmultiplikationsfaktor wird gewöhnlich gleich der Anzahl von Strömen N gesetzt. An einem gewissen Punkt übersteigt jedoch die resultierende Taktfrequenz eine Frequenz, die praktisch implementiert werden kann. Wenn beispielsweise ein Takt von 8,192 MBit/s mit N = M = 32 verwendet werden würde, würde die erforderliche Taktfrequenz über 285 MHz liegen. Für ein solches System ist eine bessere Wahl N = 16 und M = 8, was D = 16 und W = 2 und folglich eine Taktfrequenz von 65,536 MHz ergibt.
Die vorliegende Erfindung kann mit Systemen verwendet werden, bei denen die Bitraten der seriellen Ströme nicht gleich sind. Das Verhältnis der größeren Frequenz zur kleineren Frequenz sollte jedoch ein Faktor von Zwei sein. In diesem Fall wird der parallele Bus mit der höheren der Frequenzen und der Rate, mit der jedes Bit der Eingangs- und Ausgangsregister auf die zweckmäßige Rate eingestellt wird, betrieben. In diesem Ausführungsbeispiel werden die Daten von irgendwelchen "zusätzlichen" Speicherlesevorgängen ignoriert.
Es genügt, dass, obwohl die vorliegende Erfindung im Zusammenhang mit Acht-Bit-Worten und bestimmten Taktfrequenzen und Speichergrößen erörtert wurde, ein üblicher Fachmann erkennt, dass die vorliegende Erfindung nicht so begrenzt ist. Es wird in Erwägung gezogen, dass die vorliegende Erfindung in einem System verwendet werden soll, das verschiedene Wortgrößen verwendet, und die Größen der entsprechenden Schaltung werden dementsprechend geändert, um eine effiziente Serien-Parallel- und/oder Parallel-Serien-Umwandlungsmaschine bereitzustellen. Außerdem ist die vorliegende Erfindung sicher nicht auf die Kopplung mit einer 32-Bit-TDM-Vielfachleitung begrenzt. Obwohl die vorliegende Erfindung anhand eines bevorzugten Ausführungsbeispiels dargestellt wurde, das Doppelanschluss-Speicherbauelemente verwendet, wird ferner in Erwägung gezogen, dass bei einem alternativen Ausführungsbeispiel Einzelanschluss-Speicherbauelemente kombiniert werden und die erforderliche Steuerlogik hinzugefügt wird, um die Funktion der hierin dargelegten Doppelanschluss-Speicherbauelemente zu erfüllen.
Mit Bezug auf 3 wird für ein Ausführungsbeispiel, das keinen Teil der beanspruchten Erfindung bildet, vorgeschlagen, dass eine Bitumordnungs-Decodiererlogik (nicht dargestellt) zwischen dem Speicherbauelement 46 und der Ausgangsabbildungsschaltung 92 angeordnet wird, um die Bit-"Umordnung" durchzuführen, wobei somit die Abbildung (d.h. Verkreuzung) der Zwischenverbindungen zwischen der Ausgangsabbildungsschaltung und der parallelen Ausgangsschnittstelle beseitigt wird.

Claims

Vorrichtung, die dazu ausgelegt ist, ein seriell empfangenes Datenwort in ein paralleles Ausgangsdatenwort umzuwandeln, wobei die Vorrichtung (24, 28) umfasst: eine serielle Dateneingangsschnittstelle (24), die dazu ausgelegt ist, das seriell empfangene Datenwort zu empfangen und ein empfangenes Datenwort zu liefern; eine Abbildungsschaltung (44), die dazu ausgelegt ist, das empfangene Datenwort zu empfangen und Speicherschreib-Steuersignale und Speicherschreib-Adressensignale zu erzeugen; ein Speicherbauelement (46) mit einem ersten Anschluss, der dazu ausgelegt ist, auf die Speicherschreib-Steuersignale und die Speicherschreib-Adressensignale zum Schreiben des empfangenen Datenworts in das Speicherbauelement (46) zu reagieren, und einem zweiten Anschluss, der dazu ausgelegt ist, auf Speicherlese-Steuersignale und Speicherlese-Adressensignale zum Lesen von Ausgangsdaten aus dem Speicherbauelement (46) zu reagieren; wobei die Abbildungsschaltung (44) ein Mittel umfasst, das dazu ausgelegt ist, das empfangene Datenwort in eine Vielzahl von unterteilten empfangenen Datenworten (50, 51, 52, 53, 54, 55, 56, 57) zu unterteilen und die Speicherschreib-Steuersignale derart zu erzeugen, dass die unterteilten empfangenen Datenworte (50, 51, 52, 53, 54, 55, 56, 57) in das Speicherbauelement (46) an eindeutig zugeordneten Speicheradressen (48, 50, 80, 81, 82, 84) geschrieben werden; eine Ausgangsschnittstellenschaltung (92, 109), die dazu ausgelegt ist, die Speicherlese-Steuersignale und -lese-Adressensignale zu erzeugen, und dazu ausgelegt ist, die Ausgangsdaten (94) vom Speicherbauelement (46) zu empfangen und die Bits der Ausgangsdaten (94) umzuordnen, um ein paralleles Ausgangsdatenwort (110) zu liefern, dadurch gekennzeichnet, dass die Ausgangsschnittstellenschaltung (92, 109) eine Ausgangsabbildungsschaltung (92), die auf die Ausgangsdaten (110) reagiert, und eine parallele Ausgangsschnittstelle (109) umfasst, wobei die Umordnung der Bits des Ausgangsdatenworts (110) durch Abbilden von Zwischenverbindungen zwischen einem Ausgangsanschluss der Ausgangsabbildungsschaltung (92) und einem Eingangsanschluss der parallelen Ausgangsschnittstelle (109) durchgeführt wird, wobei die parallele Ausgangsschnittstelle (109) auch einen parallelen Ausgangsschnittstellen-Ausgangsanschluss (30) umfasst, der dazu ausgelegt ist, das parallele Ausgangsdatenwort (112) zu liefern.
Vorrichtung nach Anspruch 1, wobei die Ausgangsschnittstellenschaltung (92, 109) eine Ausgangsabbildungsschaltung (92) umfasst, die dazu ausgelegt ist, ein Wort aus dem Speicherbauelement (46) zu lesen, wobei das aus dem Speicher (92) gelesene Wort eine gleiche Anzahl von Bits wie das seriell empfangene Datenwort aufweist.
Vorrichtung nach Anspruch 1, wobei die serielle Dateneingangsschnittstelle (24) das seriell empfangene Datenwort mit einer ersten Rate eintaktet und die Abbildungsschaltung (44) Daten mit einer zweiten Rate mit einer Frequenz, die achtmal schneller ist als die erste Rate, taktet.
Vorrichtung (38), die dazu ausgelegt ist, ein parallel empfangenes Datenwort in ein seriell umgewandeltes Ausgangsdatenwort umzuwandeln, wobei die Vorrichtung umfasst: eine Eingangsabbildungsschaltung (130), die dazu ausgelegt ist, das parallele empfangene Datenwort, das eine Vielzahl von Bits umfasst, zu empfangen, und dazu ausgelegt ist, Speicherschreib-Steuersignale und Speicherschreib-Adressensignale zu erzeugen, und auch dazu ausgelegt ist, das empfangene parallele Datenwort umzuordnen, um ein umgeordnetes paralleles Datenwort zu liefern; ein Speicherbauelement (132) mit (i) einem ersten Anschluss, der dazu ausgelegt ist, auf die Speicherschreib-Steuersignale und die Schreib-Adressensignale zum Schreiben des umgeordneten parallelen Datenworts (142) in das Speicherbauelement (132) zu reagieren, und (ii) einem zweiten Anschluss, der dazu ausgelegt ist, auf Speicherlese-Steuersignale und -lese-Adressensignale zum Lesen von Daten aus dem Speicherbauelement zu reagieren; eine Ausgangsabbildungsschaltung (164), die dazu ausgelegt ist, die Speicherlese-Steuersignale und die Lese-Adressensignale zu erzeugen, und dazu ausgelegt ist, Ausgangsdaten vom Speicherbauelement (132) zu empfangen und die empfangenen Ausgangsdaten in eine Vielzahl von seriellen Datenworten zu unterteilen; dadurch gekennzeichnet, dass die Eingangsabbildungsschaltung (130) dazu ausgelegt ist, die Bits des parallelen empfangenen Datenworts, das in das Speicherbauelement geschrieben wird, durch Abbilden von Zwischenverbindungen zwischen der Eingangsabbildungsschaltung (130) und dem Speicherbauelement (132) umzuordnen, um das umgeordnete parallele Datenwort zu liefern, und dass die Vorrichtung auch eine serielle Datenausgangsschnittstelle 40 umfasst, die dazu ausgelegt ist, die Vielzahl von seriellen Datenworten zu empfangen und das seriell umgewandelte Ausgangsdatenwort zu liefern.
Vorrichtung nach Anspruch 4, wobei das Speicherbauelement (132) als Doppelzugriffs-Speicherbauelement ausgelegt ist, das zumindest eine erste Bank (147) von Speicherzellen und eine zweite Bank (148) von Speicherzellen umfasst, wobei, während Daten in die Speicherzellen (150, 152) der ersten Bank (147) unter der Steuerung der Eingangsabbildungsschaltung (130) geschrieben werden, Daten aus den Speicherzellen der zweiten Bank (148) unter der Steuerung der Ausgangsabbildungsschaltung (164) gelesen werden können.
Verfahren zum Durchführen einer Umwandlung von parallelen Daten in serielle Daten, wobei das Verfahren umfasst: Empfangen eines parallelen Datenworts (140) an einer Eingangsabbildungsschaltung (130); Umordnen der Bits des empfangenen parallelen Datenworts (140), um ein umgeordnetes paralleles Datenwort (142) zu liefern; Schreiben des umgeordneten parallelen Datenworts in ein Speicherbauelement (132); Lesen von Ausgangsdaten aus dem Speicherbauelement (132); Unterteilen der gelesenen Ausgangsdaten in eine Vielzahl von seriellen Datenworten; und Liefern eines seriell umgewandelten Ausgangsdatenworts von der Vielzahl von unterteilten seriellen Datenworten; dadurch gekennzeichnet, dass der Schritt des Umordnens unter Verwendung von Abbildungszwischenverbindungen zwischen der Eingangsabbildungsschaltung (130) und dem Speicherbauelement (132) durchgeführt wird.
Verfahren nach Anspruch 6, wobei das Schreiben umfasst: Schreiben des umgeordneten empfangenen parallelen Datenworts (142) in einen ersten Anschluss des Speicherbauelements (132).
Verfahren nach Anspruch 6, wobei das Lesen umfasst: Lesen von Daten von einem zweiten Anschluss des Speicherbauelements (132).
Serien-Parallel- und Parallel-Serien-Umsetzer (20) mit: einer seriellen Dateneingangsschnittstelle (24), die dazu ausgelegt ist, ein serielles Eingangsdatenwort zu empfangen; einem Eingangsspeicher (28), der mit der seriellen Dateneingangsschnittstelle (24) verbunden ist und dazu ausgelegt ist, ein empfangenes serielles Eingangsdatenwort in ein paralleles Ausgangsdatenwort umzuwandeln, wobei der Eingangsspeicher (28) ein erstes Speicherbauelement (46) umfasst; einem Ausgangsspeicher (38), der wirksam ist, um ein paralleles Eingangsdatenwort von dem parallelen Datenbus (33) zu empfangen und das empfangene parallele Eingangsdatenwort in eine Vielzahl von seriellen Datenworten umzuwandeln, wobei der Ausgangsspeicher (38) ein zweites Speicherbauelement (132) umfasst; und einer seriellen Datenausgangsschnittstelle (40), die dazu ausgelegt ist, die Vielzahl von seriellen Datenworten zu empfangen und ein seriell umgewandeltes Ausgangsdatenwort zu liefern; gekennzeichnet durch eine Ausgangsabbildungsschaltung (92) in Verbindung mit dem ersten Speicherbauelement (46); eine parallele Ausgangsschnittstelle (109); und eine Verbindung zwischen der Ausgangsabbildungsschaltung (92) und der parallelen Ausgangsschnittstelle (109), wobei die Verbindung Zwischenverbindungen zwischen einem Ausgangsanschluss der Ausgangsabbildungsschaltung (92) und einem Eingangsanschluss der parallelen Ausgangsschnittstelle (109) abbildet.
Umsetzer (20) nach Anspruch 9, wobei der Eingangsspeicher (28) umfasst: eine Abbildungsschaltung (44), die auf das Empfangen reagiert, um Schreibsteuersignale und Schreibadressensignale zum ersten Speicherbauelement (46) zu liefern.
Umsetzer (20) nach Anspruch 9, wobei die Verbindung, die die Zwischenverbindungen abbildet, wirksam ist, um die Bits eines Ausgangsdatenworts vom ersten Speicherbauelement (46) umzuordnen, um das parallele Ausgangsdatenwort zu liefern.
Umsetzer nach Anspruch 9, wobei das zweite Speicherbauelement (132) zwei Speicherbänke (48, 50) für das zweite Speicherbauelement umfasst, wobei die zwei Speicherbänke das Schreiben von Daten in eine erste (48) der zwei Speicherbänke für das zweite Speicherbauelement zur gleichen Zeit wie das Lesen von Daten aus einer zweiten (50) der zwei Speicherbänke für das zweite Speicherbauelement ermöglichen.