JPH02294718A - ディジタル信号入力回路 - Google Patents
ディジタル信号入力回路Info
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- JPH02294718A JPH02294718A JP11714589A JP11714589A JPH02294718A JP H02294718 A JPH02294718 A JP H02294718A JP 11714589 A JP11714589 A JP 11714589A JP 11714589 A JP11714589 A JP 11714589A JP H02294718 A JPH02294718 A JP H02294718A
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- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はディジタル信号入力回路に関し、ディジタル信
号対応で設けられているレシーバの数を削減することを
目的とし、 複数の外部状態信号をレシーバで受信して計算機システ
ムに人力する接地型のディジタル信号入力回路であって
、入力された複数の該状態信号のうち、ｉ＆ＩＩの該状
態信号を選択出力するアナログマルチプレクサと、該ア
ナログマルチプレクサに選択信号を出力し読込み対象の
該状態信号を出力せしめる選択制御手段と、該アナログ
マルチプレクサから選択出力される該状態信号を受信す
るレシーバとを備え、複数の該外部状態信号を該アナロ
グマルチプレクサにより選択して受信するように構成す
る． 〔産業上の利用分野〕 本発明はディジタル信号入力回路の改良に関する。
号対応で設けられているレシーバの数を削減することを
目的とし、 複数の外部状態信号をレシーバで受信して計算機システ
ムに人力する接地型のディジタル信号入力回路であって
、入力された複数の該状態信号のうち、ｉ＆ＩＩの該状
態信号を選択出力するアナログマルチプレクサと、該ア
ナログマルチプレクサに選択信号を出力し読込み対象の
該状態信号を出力せしめる選択制御手段と、該アナログ
マルチプレクサから選択出力される該状態信号を受信す
るレシーバとを備え、複数の該外部状態信号を該アナロ
グマルチプレクサにより選択して受信するように構成す
る． 〔産業上の利用分野〕 本発明はディジタル信号入力回路の改良に関する。
近年、計算機システムは益々小型化が要求され、これに
伴い装置を構成するプリント基板も小型化が推進されて
いる． このため、計算機システムに組み込まれるディジタル信
号入カモジュールも制約を受けることになり、従来通り
の回路構成では１枚のプリント基板で扱う入力信号数（
以下入力点数）が減少してプリント板枚数が増加すると
いう課題がある。
伴い装置を構成するプリント基板も小型化が推進されて
いる． このため、計算機システムに組み込まれるディジタル信
号入カモジュールも制約を受けることになり、従来通り
の回路構成では１枚のプリント基板で扱う入力信号数（
以下入力点数）が減少してプリント板枚数が増加すると
いう課題がある。
このため、回路構成を簡易化したディジタル信号入力回
路が求められている。
路が求められている。
第６図は従来のディジタル信号入力回路ブロック図で、
８信号入力，プログラムモードの場合を示したものであ
る． 第６図において、８個のレシーバ２８〜２ｈは外部信号
線にそれぞれ接続されており、その信号線から入力され
た信号ＳＯＯ〜ＳＯ７、例えば、０■，５Ｖを２値とす
る状態信号（ディジタル信号）は、レベル変換されて、
データパスドライバ８に入力される。
８信号入力，プログラムモードの場合を示したものであ
る． 第６図において、８個のレシーバ２８〜２ｈは外部信号
線にそれぞれ接続されており、その信号線から入力され
た信号ＳＯＯ〜ＳＯ７、例えば、０■，５Ｖを２値とす
る状態信号（ディジタル信号）は、レベル変換されて、
データパスドライバ８に入力される。
中央処理装置ＣＰＩＩ ６は、必要に応じてこのデータ
パスドライバ８をアクセスし、状態信号ＳＯＯ〜５０７
の２値データを８ビット単位に読取る。
パスドライバ８をアクセスし、状態信号ＳＯＯ〜５０７
の２値データを８ビット単位に読取る。
前述したように、装置小型化の要求に伴いプリント基板
が小型化され、１枚に収納できる入力点数が制約を受け
るようになっている。
が小型化され、１枚に収納できる入力点数が制約を受け
るようになっている。
一般に入力回路の点数は、外部信号接続部品であるコネ
クタのビン数および回路構成部品のいずれか一方で制約
されるが、プリント基板の小型化に伴い実装面積が小さ
《なる割合が大きく、また機能追加等もあって、現状で
は回路構成部品による制約が大きい。
クタのビン数および回路構成部品のいずれか一方で制約
されるが、プリント基板の小型化に伴い実装面積が小さ
《なる割合が大きく、また機能追加等もあって、現状で
は回路構成部品による制約が大きい。
特に外部信号とのインタフェースであるレシーバは、レ
ベル変換．ノイズ除去機能等を含むため高密度化に制限
があり、入力ラインごとにレシーバを設ける従来の回路
構成では、プリント基板の小型化に対処できないという
課題があった。
ベル変換．ノイズ除去機能等を含むため高密度化に制限
があり、入力ラインごとにレシーバを設ける従来の回路
構成では、プリント基板の小型化に対処できないという
課題があった。
本発明は、上記課題に鑑み、回路構成を篇易化しレシー
バの数を削減して小型化を達成するディジタル信号入力
回路を堤供することを目的とする。
バの数を削減して小型化を達成するディジタル信号入力
回路を堤供することを目的とする。
上記目的を達成するため、本発明のディジタル信号入力
回路は、第１図本発明の原理図に示すように、 入力された複数の該状態信号のうち、１組の該状態信号
を選択出力するアナログマルチプレクサ（１）と、 該アナログマルチプレクサ（１）に選択信号を出力し読
込み対象の該状態信号を出力せしめる選択制御手段（２
０）と、 該アナログマルチプレクサ（１）から選択出力される該
状態信号を受信するレシーバ（２）とを備える。
回路は、第１図本発明の原理図に示すように、 入力された複数の該状態信号のうち、１組の該状態信号
を選択出力するアナログマルチプレクサ（１）と、 該アナログマルチプレクサ（１）に選択信号を出力し読
込み対象の該状態信号を出力せしめる選択制御手段（２
０）と、 該アナログマルチプレクサ（１）から選択出力される該
状態信号を受信するレシーバ（２）とを備える。
複数の外部状態信号をアナログマルチプレクサ１に入力
し、その選択出力を１個のレシーバ２で受信するように
構成する。
し、その選択出力を１個のレシーバ２で受信するように
構成する。
選択制御手段２０より読込み対象の選択信号を出力する
と、対応する信号がレシーバ２に入力され、計算機シス
テムに入力される。
と、対応する信号がレシーバ２に入力され、計算機シス
テムに入力される。
以上により、複数の入力信号を１個のレシーハ２で受信
するので、レシーバ２の数を大幅に削減することができ
る。
するので、レシーバ２の数を大幅に削減することができ
る。
本発明の実施例を図を用いて詳細に説明する。
以下の実施例では、時分割で状態信号を読込む例を示す
。
。
（プログラムモードモジュール）
第２図は実施例のプログラムモードモジュールブロック
図、第３図は第２図の動作タイムチャート図である。
図、第３図は第２図の動作タイムチャート図である。
第２図は入力点数３２点を実装したモジュール例を示し
たもので、４個のアナログマルチプレクサと、１個のレ
シーバと、４個の８ビットレジスタとによって構成され
る。図中、 １８〜１ｄは８人力１選択出力のアナログマルチプレク
サＡ−ＭＰＸで、選択信号（以下アドレス）によって選
択するもの、 ２はレシーバ、 ３は選択制御回路で、図示のごとく接続された信号Ｓ０
０， Ｓ０１ ，・・・Ｓ３１のうち、１信号を、ＳＯ
Ｏ→Ｓ３１ の順に繰り返し選択するようＡ−ＭＰＸ
Ｉａ〜１ｄをアドレスするとともに、タイミング信号を
シフトレジスタ４，レジスタファイル５に出力するもの
、４は８ビットのシフトレジスタ、 ５は４個の８ビットレジスタより構成されるレジスタフ
ァイルで、シフトレジスタ４の８ビット出力をそれぞれ
のレジスタにサイクリックに格納するとともに、ＣＰＵ
６よりアドレス指定で個別に読出しされるもの、 ６は読取り単位が８ビットの中央処理装ｇｃｐｕである
。
たもので、４個のアナログマルチプレクサと、１個のレ
シーバと、４個の８ビットレジスタとによって構成され
る。図中、 １８〜１ｄは８人力１選択出力のアナログマルチプレク
サＡ−ＭＰＸで、選択信号（以下アドレス）によって選
択するもの、 ２はレシーバ、 ３は選択制御回路で、図示のごとく接続された信号Ｓ０
０， Ｓ０１ ，・・・Ｓ３１のうち、１信号を、ＳＯ
Ｏ→Ｓ３１ の順に繰り返し選択するようＡ−ＭＰＸ
Ｉａ〜１ｄをアドレスするとともに、タイミング信号を
シフトレジスタ４，レジスタファイル５に出力するもの
、４は８ビットのシフトレジスタ、 ５は４個の８ビットレジスタより構成されるレジスタフ
ァイルで、シフトレジスタ４の８ビット出力をそれぞれ
のレジスタにサイクリックに格納するとともに、ＣＰＵ
６よりアドレス指定で個別に読出しされるもの、 ６は読取り単位が８ビットの中央処理装ｇｃｐｕである
。
４個のＡ−ＭＰＸ ｌａ〜１ｄの入力端子には、それぞ
れ８本の外部信号線が接続され、選択制御回路３の出力
するアドレスに従って、信号Ｓ００，Ｓ０１，・・Ｓ３
Ｉの順に時分割でレシーバ２に入力される。
れ８本の外部信号線が接続され、選択制御回路３の出力
するアドレスに従って、信号Ｓ００，Ｓ０１，・・Ｓ３
Ｉの順に時分割でレシーバ２に入力される。
レシーバ２から出力される各信号（ビット信号）は、第
３図に示すように、シフトレジスタ４に１ビットづつ入
力され、それぞれ信号Ｓ００〜ＳＯ７ ， ＳＯ８〜Ｓ
１５ ， Ｓ１６〜Ｓ２３， ５２４〜Ｓ３１の各８ビ
ットが揃った時点でレジスタファイル５の所定レジスタ
に格納される。
３図に示すように、シフトレジスタ４に１ビットづつ入
力され、それぞれ信号Ｓ００〜ＳＯ７ ， ＳＯ８〜Ｓ
１５ ， Ｓ１６〜Ｓ２３， ５２４〜Ｓ３１の各８ビ
ットが揃った時点でレジスタファイル５の所定レジスタ
に格納される。
この動作は常時繰り返されており、レジスタファイル５
の内容は一定サイクルで更新される。
の内容は一定サイクルで更新される。
ＣＰ［Ｉ ６からアクセス命令が出力されたときは、こ
のレジスタファイル５の８亥当データがバス１００上に
出力されて読取られる。
のレジスタファイル５の８亥当データがバス１００上に
出力されて読取られる。
以上のごとく、本プログラムモードモジュールによれば
、従来３２個必要であったレシーバ２が１個に削減され
る。
、従来３２個必要であったレシーバ２が１個に削減され
る。
（ＤＭＡモードモジュール）
第４図は実施例のＤＭＡモードモジュールブロック図、
第５図は第４図の動作タイムチャート図である． 第４図は、ｌワード１６ビットを転送単位とし、全８ワ
ードＡ〜１１，総計１２８点のデータをメモリ９にＤＭ
Ａ （ダイレクトメモリアクセス）で転送するモジュー
ルを示したものである。図中、７は選沢制御回路で、１
６個のＡ−ＭＰＸ ｌａ〜１ｐに同一アドレスを出力し
、それぞれのＡ−ＭＰＸ ｌａ〜１ｐの８人力より１人
力を順次選択して出力せしめるもの、 ２ａ〜２ｐは各Ａ−ＭＰＸ Ｉａ−１ｐの出力を受信す
る１６個のレシーバ、 ９はメモリで、ワードΔ〜Ｈの各データを格納する領域
を備えたもの、 １０はＤＭＡ制御部で、データパスドライバ８ならびに
メモリ９の所定頷域を選択周期に対応して繰り返しアド
レスし、データパスドライバ８から出力される１６ビッ
トのデータをメモリ９に転送するものであり、その他全
図を通じて同一符号は同一対象物を表す。
第５図は第４図の動作タイムチャート図である． 第４図は、ｌワード１６ビットを転送単位とし、全８ワ
ードＡ〜１１，総計１２８点のデータをメモリ９にＤＭ
Ａ （ダイレクトメモリアクセス）で転送するモジュー
ルを示したものである。図中、７は選沢制御回路で、１
６個のＡ−ＭＰＸ ｌａ〜１ｐに同一アドレスを出力し
、それぞれのＡ−ＭＰＸ ｌａ〜１ｐの８人力より１人
力を順次選択して出力せしめるもの、 ２ａ〜２ｐは各Ａ−ＭＰＸ Ｉａ−１ｐの出力を受信す
る１６個のレシーバ、 ９はメモリで、ワードΔ〜Ｈの各データを格納する領域
を備えたもの、 １０はＤＭＡ制御部で、データパスドライバ８ならびに
メモリ９の所定頷域を選択周期に対応して繰り返しアド
レスし、データパスドライバ８から出力される１６ビッ
トのデータをメモリ９に転送するものであり、その他全
図を通じて同一符号は同一対象物を表す。
以上のごとく、アナログマルチプレクサ八一ＭＰＸは転
送単位の数、即ち１６個設けられ、１６ビットの各ビッ
トについて８人力１選択出力のアナログマルチプレクサ
Ａ−ＭＰＸが使用され、それぞれのＡ−ＭＰＸ ｌａ〜
１ｐには８ワードの該当ビットを入力している。
送単位の数、即ち１６個設けられ、１６ビットの各ビッ
トについて８人力１選択出力のアナログマルチプレクサ
Ａ−ＭＰＸが使用され、それぞれのＡ−ＭＰＸ ｌａ〜
１ｐには８ワードの該当ビットを入力している。
そして、各Ａ−ＭＰＸ ｌａ〜１ｐの出力にレシーバ２
ａ〜２ｐを接続し、全１６個のレシーバ２８〜２ｐには
同一ワードの１６ビットが同時刻に入力されるようにＡ
−ＭＰＸ ｌａ〜１ρが制御される． ＤＭＡ転送は、第５図に示すように、Ａ，Ｂ ・・Ｉ
１，のワ一ド順で実行され、Ｈワードまで転送された後
は、再びＡワードから行われる。
ａ〜２ｐを接続し、全１６個のレシーバ２８〜２ｐには
同一ワードの１６ビットが同時刻に入力されるようにＡ
−ＭＰＸ ｌａ〜１ρが制御される． ＤＭＡ転送は、第５図に示すように、Ａ，Ｂ ・・Ｉ
１，のワ一ド順で実行され、Ｈワードまで転送された後
は、再びＡワードから行われる。
なお、図中、ワード名に続く２桁の数は、各ワード内の
ビット位置を表す。
ビット位置を表す。
以上のごとく、１６個のＡ−ＭＰＸと、１６個のレシー
バにより、１２８点の入力状態信号をＤＭＡで読込むこ
とができ、回路構成部品を大幅に少なくすることができ
る。
バにより、１２８点の入力状態信号をＤＭＡで読込むこ
とができ、回路構成部品を大幅に少なくすることができ
る。
なお、本ＤＭＡモードモジュールの場合、例えば２５１
１ｚ（４０マイクロ秒）の速度でアナログマルチプレク
サＡ−ＭＰＸ ｌａ〜１ｐを切替えると、３２０マイク
ロ秒の繰り返しでデータが更新されるため、制御に影響
を及ぼすことはない。
１ｚ（４０マイクロ秒）の速度でアナログマルチプレク
サＡ−ＭＰＸ ｌａ〜１ｐを切替えると、３２０マイク
ロ秒の繰り返しでデータが更新されるため、制御に影響
を及ぼすことはない。
以上は時分割でレジスクもしくはメモリに読込む例を示
したが、各マルチブレクサをＣＰＩＪ ６がアクセスし
て読込んでもよいことは勿論である。
したが、各マルチブレクサをＣＰＩＪ ６がアクセスし
て読込んでもよいことは勿論である。
例えば、第４図の構成において、各マルチブレクサＡ−
ＭＰＸ ｌａ−ＩＪ）をＣＰＵ ６がアドレスし、テー
タパスドライバ８を開くと、１６ビット単位で読込むこ
とができる． 〔発明の効果〕 以上説明したように、本発明は、ディジタル信号入力回
路のインタフェースとして、アナログマルチプレクサを
使用し入力信号を選択して受信する回路を提供するもの
で、レシーバが大幅に削減できるため、１枚のプリント
基板に収納できる点数の制約が改善できる効果がある。
ＭＰＸ ｌａ−ＩＪ）をＣＰＵ ６がアドレスし、テー
タパスドライバ８を開くと、１６ビット単位で読込むこ
とができる． 〔発明の効果〕 以上説明したように、本発明は、ディジタル信号入力回
路のインタフェースとして、アナログマルチプレクサを
使用し入力信号を選択して受信する回路を提供するもの
で、レシーバが大幅に削減できるため、１枚のプリント
基板に収納できる点数の制約が改善できる効果がある。
グラムモードモジュールブロック図、第３図は第２図の
動作タイムチャート図、第４図は実施例のＤＭＡモード
モジュールブロック図、第５図は第４図の動作タイムチ
ャート図、第６図は従来のディジタル信号入力回路ブロ
ック図である。
動作タイムチャート図、第４図は実施例のＤＭＡモード
モジュールブロック図、第５図は第４図の動作タイムチ
ャート図、第６図は従来のディジタル信号入力回路ブロ
ック図である。
図中、１， Ｉａ〜１ｐはアナログマルチプレクサＡ−
ＭＰＸ ， ２．２ａ〜２ｐはレシーバ、３．７は選択
制御回路、４はシフトレジスタ、５はレジスタファイル
、６は中央処理装置ＣＰＵ 、８はデータパスドライバ
、９はメモリ、１０はＤＭＡ制御回路、１００はバスで
ある。
ＭＰＸ ， ２．２ａ〜２ｐはレシーバ、３．７は選択
制御回路、４はシフトレジスタ、５はレジスタファイル
、６は中央処理装置ＣＰＵ 、８はデータパスドライバ
、９はメモリ、１０はＤＭＡ制御回路、１００はバスで
ある。
第１図は本発明の原理図、第２図は実施例のプロ第１図
従来のディジタル信号入力回路ブロック図第６図
第２図の動作タイムチャート図
第３図
Claims (1)
- 【特許請求の範囲】 複数の外部状態信号をレシーバ（２）で受信して計算機
システムに入力する接地型のディジタル信号入力回路で
あって、 入力された複数の該状態信号のうち、１組の該状態信号
を選択出力するアナログマルチプレクサ（１）と、 該アナログマルチプレクサ（１）に選択信号を出力し読
込み対象の該状態信号を出力せしめる選択制御手段（２
０）と、 該アナログマルチプレクサ（１）から選択出力される該
状態信号を受信するレシーバ（２）とを備え、複数の該
外部状態信号を該アナログマルチプレクサ（１）により
選択して受信することを特徴とするディジタル信号入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714589A JPH02294718A (ja) | 1989-05-09 | 1989-05-09 | ディジタル信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714589A JPH02294718A (ja) | 1989-05-09 | 1989-05-09 | ディジタル信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294718A true JPH02294718A (ja) | 1990-12-05 |
Family
ID=14704576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11714589A Pending JPH02294718A (ja) | 1989-05-09 | 1989-05-09 | ディジタル信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294718A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057850B2 (ja) * | 1979-08-31 | 1985-12-17 | 東芝テック株式会社 | 電気掃除機 |
| JPS6151597B2 (ja) * | 1977-04-19 | 1986-11-10 | Upjohn Co |
-
1989
- 1989-05-09 JP JP11714589A patent/JPH02294718A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151597B2 (ja) * | 1977-04-19 | 1986-11-10 | Upjohn Co | |
| JPS6057850B2 (ja) * | 1979-08-31 | 1985-12-17 | 東芝テック株式会社 | 電気掃除機 |
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