JPH01241873A - ジョセフソン電界効果トランジスタ及びその製造方法 - Google Patents
ジョセフソン電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH01241873A JPH01241873A JP63069986A JP6998688A JPH01241873A JP H01241873 A JPH01241873 A JP H01241873A JP 63069986 A JP63069986 A JP 63069986A JP 6998688 A JP6998688 A JP 6998688A JP H01241873 A JPH01241873 A JP H01241873A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- thin film
- insulating film
- gate electrode
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 230000005669 field effect Effects 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000010409 thin film Substances 0.000 claims abstract description 37
- 239000010408 film Substances 0.000 claims abstract description 29
- 239000002887 superconductor Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 23
- 238000000059 patterning Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はジョセフソン電界効果トランジスタ（以下ＪＯ
ＦＥＴと示す）、特に絶縁ゲート型（以下ＭＩＳ型と示
す）ＪＯＦＥＴの構造及び製造方法に関する。
ＦＥＴと示す）、特に絶縁ゲート型（以下ＭＩＳ型と示
す）ＪＯＦＥＴの構造及び製造方法に関する。
［従来の技術］
ＪＯＦＥＴは、１９７０年代の初めにその概念が提唱さ
れて以来、高速性及びそれを用いた場合の回路構成の簡
単さが注目され、研究が進められてきた。その概念図を
第２図に示す。同図（ａ）はＯＦＦ状態、同図（ｂ）は
ＯＮ状態の概念図である。１０３は半導体、１０２は超
伝導体電極、２０１は超伝導体電極１０２からクーパ一
対と呼ばれる電子対がしみ出している領域であり、この
領域端から１０２までの距離をコヒーレンス長さ（ξ）
と呼ぶ。半導体１０３中のキャリア濃度が小さい場合は
ξが小さく、同図（ａ）に示される如くクーパ一対は半
導体１０３中で重ならないが、キャリア濃度が大きい場
合はξが大きくなり、同図（ｂ）に示される如くクーパ
一対は１０３中で重なり、左右の電極１０２間を超伝導
電流が流れる。半導体中のキャリア濃度をゲートに印加
する電位で制御するのがＪＯＦＥＴである。
れて以来、高速性及びそれを用いた場合の回路構成の簡
単さが注目され、研究が進められてきた。その概念図を
第２図に示す。同図（ａ）はＯＦＦ状態、同図（ｂ）は
ＯＮ状態の概念図である。１０３は半導体、１０２は超
伝導体電極、２０１は超伝導体電極１０２からクーパ一
対と呼ばれる電子対がしみ出している領域であり、この
領域端から１０２までの距離をコヒーレンス長さ（ξ）
と呼ぶ。半導体１０３中のキャリア濃度が小さい場合は
ξが小さく、同図（ａ）に示される如くクーパ一対は半
導体１０３中で重ならないが、キャリア濃度が大きい場
合はξが大きくなり、同図（ｂ）に示される如くクーパ
一対は１０３中で重なり、左右の電極１０２間を超伝導
電流が流れる。半導体中のキャリア濃度をゲートに印加
する電位で制御するのがＪＯＦＥＴである。
従来のＭＩＳ型ＪＯＦＥＴは、川辺ら（固体物理 Ｖｏ
ｌ、２２ １９８７ ｐＨ７）に示される如く、バル
ク半導体を削って薄型化を実現し、上に超伝導材料によ
るソース、ドレイン電極、下にゲート絶縁膜及びゲート
電極を形成したり、高柳ら（固体物理 Ｖｏｌ、２０
１９８５ ｐ９３９）に示される如く、バルク半導体
を削って凸型化を実現し、プレーナー型構造を形成して
いた。
ｌ、２２ １９８７ ｐＨ７）に示される如く、バル
ク半導体を削って薄型化を実現し、上に超伝導材料によ
るソース、ドレイン電極、下にゲート絶縁膜及びゲート
電極を形成したり、高柳ら（固体物理 Ｖｏｌ、２０
１９８５ ｐ９３９）に示される如く、バルク半導体
を削って凸型化を実現し、プレーナー型構造を形成して
いた。
［発明が解決しようとする課題］
従来の、バルク半導体を削って薄型化するＭＩＳ型ＪＯ
ＦＥＴにおいては、ゲート電極と超伝導体によるソース
及びドレイン電極を接続するのが困難であるため、その
集積化も大変困難であった。
ＦＥＴにおいては、ゲート電極と超伝導体によるソース
及びドレイン電極を接続するのが困難であるため、その
集積化も大変困難であった。
また構造上半導体の厚みを制御するのが困難で、半導体
層の超薄型化は不可能であった。また、プレーナー型構
造のＭＩＳ型ＪＯＦＥＴにおいては、素子分離が困難で
あり、このためその集積化が困難であり、また半導体の
パターニングと超伝導体のパターニングを精度よく行わ
なければ、ソース電極とドレイン電極の間隔（Ｌ）にば
らつきが生じていた。ＪＯＦＥＴの超伝導臨界電流Ｉｃ
は、温度をＴ、超伝導臨界温度をＴｃ （Ｔ＜Ｔｃ
）とすれば、平木ら（１９８７年秋期第４８回応用物理
学会学術講演会講演予稿集１９ａ−Ｈ−３）に示される
如く次式であられされる。
層の超薄型化は不可能であった。また、プレーナー型構
造のＭＩＳ型ＪＯＦＥＴにおいては、素子分離が困難で
あり、このためその集積化が困難であり、また半導体の
パターニングと超伝導体のパターニングを精度よく行わ
なければ、ソース電極とドレイン電極の間隔（Ｌ）にば
らつきが生じていた。ＪＯＦＥＴの超伝導臨界電流Ｉｃ
は、温度をＴ、超伝導臨界温度をＴｃ （Ｔ＜Ｔｃ
）とすれば、平木ら（１９８７年秋期第４８回応用物理
学会学術講演会講演予稿集１９ａ−Ｈ−３）に示される
如く次式であられされる。
ｃｏｓｈ２（ｔ”２Ｃ２）
Ｃ＋ ； ｓｃａｌｉｎｇ ｆａｃｔｏｒＣ２；
Ｌ／２ξ ｔ ； Ｔ／Ｔｃ 上式で示される如く、Ｉｃの値はＬの変化に対して指数
関数的に変化する。上記のプレーナー型ＭＩＳＪＯＦＥ
Ｔの構造においては、Ｌがばらつきやすいため、Ｉｃも
大きくばらつき、時には同一基板上でＩｃが２桁以上異
なることがあった。
Ｌ／２ξ ｔ ； Ｔ／Ｔｃ 上式で示される如く、Ｉｃの値はＬの変化に対して指数
関数的に変化する。上記のプレーナー型ＭＩＳＪＯＦＥ
Ｔの構造においては、Ｌがばらつきやすいため、Ｉｃも
大きくばらつき、時には同一基板上でＩｃが２桁以上異
なることがあった。
本発明は以上の課題を解決するもので、その目的とする
ところは、集積化し易い構造で、超伝導臨界電流Ｉｃが
大きな、すなわち０Ｎ１０ＦＦ比が大きい、またその特
性がかなりの面積にわたって均一なＭＩＳ型ＪＯＦＥＴ
を実現することにある。
ところは、集積化し易い構造で、超伝導臨界電流Ｉｃが
大きな、すなわち０Ｎ１０ＦＦ比が大きい、またその特
性がかなりの面積にわたって均一なＭＩＳ型ＪＯＦＥＴ
を実現することにある。
［課題を解決するための手段］
以上の課題を解決するため、本発明はＪＯＦＥＴの構造
を、任意の基板上に、超伝導体電極、該超伝導体電極に
接した半導体薄膜、前記超伝導体電極に接する前記半導
体薄膜の面に対向する面に接したゲート絶縁膜、及び該
ゲート絶縁膜に接したゲート電極を設けたものとした。
を、任意の基板上に、超伝導体電極、該超伝導体電極に
接した半導体薄膜、前記超伝導体電極に接する前記半導
体薄膜の面に対向する面に接したゲート絶縁膜、及び該
ゲート絶縁膜に接したゲート電極を設けたものとした。
また、本発明のＪＯＦＥＴの製造方法は、任意の基板上
に超伝導体電極を形成する工程、半導体薄膜を形成しパ
ターニングする工程、ゲート絶縁膜を形成する工程、ゲ
ート電極を形成する工程、ゲート電極をマスクとし前記
パターニングされた半導体薄膜中に自己整合型で不純物
の混入を行う工程を有することを特徴とする。
に超伝導体電極を形成する工程、半導体薄膜を形成しパ
ターニングする工程、ゲート絶縁膜を形成する工程、ゲ
ート電極を形成する工程、ゲート電極をマスクとし前記
パターニングされた半導体薄膜中に自己整合型で不純物
の混入を行う工程を有することを特徴とする。
［実施例］
第１図に本発明の実施例におけるＭＩＳ型ＪＯＦＥＴの
断面図を示す。同図において、１０１は任意の基板、１
０２は超伝導体電極、１０３は半導体薄膜、１０４はゲ
ート絶縁膜、１０５はゲート電極である。この様な構造
とすることにより、容易にゲート電極１０５と超伝導体
電極１０２を接続することができるため、集積化し易い
ＭＩＳ型ＪＯＦＥＴが実現された。またＪＯＦＥＴは、
ゲート電極１０５に印加する電位により半導体薄膜１０
３中のキャリア濃度を変化させ、ξの長さを制御しソー
ス、ドレイン電極間を流れる電流を制御する素子である
ため、半導体薄膜１０３の膜厚は薄い方がゲート電圧の
変化に対するドレイン電流の変化（ｇ、）が大きく、こ
の点でも半導体薄膜を薄型にしやすい本発明の構造は有
利である。
断面図を示す。同図において、１０１は任意の基板、１
０２は超伝導体電極、１０３は半導体薄膜、１０４はゲ
ート絶縁膜、１０５はゲート電極である。この様な構造
とすることにより、容易にゲート電極１０５と超伝導体
電極１０２を接続することができるため、集積化し易い
ＭＩＳ型ＪＯＦＥＴが実現された。またＪＯＦＥＴは、
ゲート電極１０５に印加する電位により半導体薄膜１０
３中のキャリア濃度を変化させ、ξの長さを制御しソー
ス、ドレイン電極間を流れる電流を制御する素子である
ため、半導体薄膜１０３の膜厚は薄い方がゲート電圧の
変化に対するドレイン電流の変化（ｇ、）が大きく、こ
の点でも半導体薄膜を薄型にしやすい本発明の構造は有
利である。
また、基板１０１に少なくとも表面が絶縁されたものく
例えばＳｉＯ２で表面を覆ったＳｉウェハー）を用いれ
ば、ＳＯ工（Ｓｉｌｉｃｏｎ ｏｎ工ｎ５ｕｌａｔｏ
ｒ）構造と同様に、半導体薄膜１０３を分離するのみで
素子分離ができるため、ＪＯＦＥＴの高集積化にはたい
へん有利なものとなる。また、ソース電極とドレイン電
極の間隔りの大きさは超伝導体のパターニング精度のみ
により制御されるためサブミクロンの均一なＬをもつＭ
ＩＳ型ＪＯＦＥＴがかなりの大面積内に形成できるよう
になった。最近研究が活発に進められているＹ−Ｂａ−
Ｃｕ−０等の酸化物高温超伝導体薄膜においても、薄膜
形成方法及び加工方法等が開発されてきているため、本
発明への応用が有望である。我々は、基板に絶縁基板、
ゲート電極にＡｌ、ゲート絶縁膜にＳｉＯ２（膜厚１０
１００ｎ、半導体薄膜に多結晶Ｓｉを固相成長させた単
車結晶Ｓｉ薄膜（膜厚５０ ｎｍ）、ソース及びドレイ
ン電極にＮｂを用いたＬ＝０．５μｍのＭＩＳ型ＪＯＦ
ＥＴにおいて、Ｔ’＝４． ２にでＩｃ＝１００μＡを
得た。
例えばＳｉＯ２で表面を覆ったＳｉウェハー）を用いれ
ば、ＳＯ工（Ｓｉｌｉｃｏｎ ｏｎ工ｎ５ｕｌａｔｏ
ｒ）構造と同様に、半導体薄膜１０３を分離するのみで
素子分離ができるため、ＪＯＦＥＴの高集積化にはたい
へん有利なものとなる。また、ソース電極とドレイン電
極の間隔りの大きさは超伝導体のパターニング精度のみ
により制御されるためサブミクロンの均一なＬをもつＭ
ＩＳ型ＪＯＦＥＴがかなりの大面積内に形成できるよう
になった。最近研究が活発に進められているＹ−Ｂａ−
Ｃｕ−０等の酸化物高温超伝導体薄膜においても、薄膜
形成方法及び加工方法等が開発されてきているため、本
発明への応用が有望である。我々は、基板に絶縁基板、
ゲート電極にＡｌ、ゲート絶縁膜にＳｉＯ２（膜厚１０
１００ｎ、半導体薄膜に多結晶Ｓｉを固相成長させた単
車結晶Ｓｉ薄膜（膜厚５０ ｎｍ）、ソース及びドレイ
ン電極にＮｂを用いたＬ＝０．５μｍのＭＩＳ型ＪＯＦ
ＥＴにおいて、Ｔ’＝４． ２にでＩｃ＝１００μＡを
得た。
同図の如き実施例において、基板に単結晶Ｓｉを用い、
該基板を種結晶とし゛（Ｓｉ薄膜の結晶成長を行えば、
Ｓｉ薄膜におけるキャリア移動度がさらに大きくなるた
めζが増大し、Ｉｃはさらに増大する。その上、結晶欠
陥に起因するリーク電流が減少するため、高０Ｎ１０Ｆ
Ｆ比のＭＩＳ型ＪＯＦＥＴが実現される。また半導体薄
膜１０３に用いる材料は、キャリア移動度が大きく、キ
ャリアの有効質量が小さなＩｎＳｂ、、ＩｎＡｓ、Ｇａ
Ａｓ等の材料の方が、ξが大きく、さらにＩｃが大きく
でき有利である。半導体薄膜１０３中の不純物濃度は、
膜中一定でよく、この点で微細加工にも有利で、構造的
にも従来のＪＯＦＥＴより集積化しやすくなったため、
超高集積度のＪＯＦＥＴ集積回路が実現された。
該基板を種結晶とし゛（Ｓｉ薄膜の結晶成長を行えば、
Ｓｉ薄膜におけるキャリア移動度がさらに大きくなるた
めζが増大し、Ｉｃはさらに増大する。その上、結晶欠
陥に起因するリーク電流が減少するため、高０Ｎ１０Ｆ
Ｆ比のＭＩＳ型ＪＯＦＥＴが実現される。また半導体薄
膜１０３に用いる材料は、キャリア移動度が大きく、キ
ャリアの有効質量が小さなＩｎＳｂ、、ＩｎＡｓ、Ｇａ
Ａｓ等の材料の方が、ξが大きく、さらにＩｃが大きく
でき有利である。半導体薄膜１０３中の不純物濃度は、
膜中一定でよく、この点で微細加工にも有利で、構造的
にも従来のＪＯＦＥＴより集積化しやすくなったため、
超高集積度のＪＯＦＥＴ集積回路が実現された。
例えば、基板１０１に表面に絶縁体薄膜を設けた半導体
基板（例えばＳｉＯ２付きＳｉウェハー）を用い、第１
図の如き構造を形成し、更に絶縁体薄膜で全体を覆い、
その上に半導体薄膜（Ｓｉ）を形成しデバイスの三次元
化を行う場合等の時は、基板のＳｉを種結晶としてＳｉ
薄膜の結晶成長を行えば、超高性能で多機能の、半導体
−超伝導体混載デバイスが実現する可能性がある。
基板（例えばＳｉＯ２付きＳｉウェハー）を用い、第１
図の如き構造を形成し、更に絶縁体薄膜で全体を覆い、
その上に半導体薄膜（Ｓｉ）を形成しデバイスの三次元
化を行う場合等の時は、基板のＳｉを種結晶としてＳｉ
薄膜の結晶成長を行えば、超高性能で多機能の、半導体
−超伝導体混載デバイスが実現する可能性がある。
第３図に、本発明の実施例におけるゲート電極を基板側
に設けたＭＩＳ型ＪＯＦＥＴの断面図を示す。同図にお
いて、第１図と同一の記号は第１図と同一のものを表す
。本実施例においては、基板１０１上にゲート電極１０
５が形成され、さらにゲート絶縁膜１０４はＣＶＤ法等
で形成されパターニングされない。その後、半導体薄膜
１０３及び超伝導体電極１０２が形成される。かくの如
き構造は６００°Ｃ程度の低温で形成できるため。
に設けたＭＩＳ型ＪＯＦＥＴの断面図を示す。同図にお
いて、第１図と同一の記号は第１図と同一のものを表す
。本実施例においては、基板１０１上にゲート電極１０
５が形成され、さらにゲート絶縁膜１０４はＣＶＤ法等
で形成されパターニングされない。その後、半導体薄膜
１０３及び超伝導体電極１０２が形成される。かくの如
き構造は６００°Ｃ程度の低温で形成できるため。
ＪＯＦＥＴを集積して成る装置の大面積化にも有利であ
る。また、ゲート電極１０５と超伝導体電極１０２の層
間絶縁にゲート絶縁膜１０４を用いれば良いため、ＪＯ
ＦＥＴ集積回路装置の製造工程数が低減される。
る。また、ゲート電極１０５と超伝導体電極１０２の層
間絶縁にゲート絶縁膜１０４を用いれば良いため、ＪＯ
ＦＥＴ集積回路装置の製造工程数が低減される。
第４図に、本発明の実施例におけるゲート電極を基板側
に設け、ゲート絶縁膜をゲート電極材料の酸化等によっ
て形成しているＭＴＳ型ＪＯＦＥＴの断面図を示す。同
図において、第１図と同一の記号は第１図と同一のもの
を表す。ゲート絶縁膜１０４はゲート電極１０５を酸化
、窒化等の手段で形成される。例えば、ゲート電極１０
５に多結晶Ｓｉを用いた場合は熱酸化等、ＡＩを用いた
場合には水蒸気酸化等の手段でゲート絶縁膜１０４を形
成すればよい。本実施例における利点は、ゲート絶縁膜
１０４の膜厚を制御性よく薄膜化できることであり、こ
のため、ｇ、の大きなＭＩＳ型ＪＯＦＥＴが大面積にわ
たり形成できる。また、ＣＶＤ法等により作成される絶
縁膜より、本実施例による絶縁膜の方が膜質がよいため
、ＪＯＦＥＴの信頼性もよい。
に設け、ゲート絶縁膜をゲート電極材料の酸化等によっ
て形成しているＭＴＳ型ＪＯＦＥＴの断面図を示す。同
図において、第１図と同一の記号は第１図と同一のもの
を表す。ゲート絶縁膜１０４はゲート電極１０５を酸化
、窒化等の手段で形成される。例えば、ゲート電極１０
５に多結晶Ｓｉを用いた場合は熱酸化等、ＡＩを用いた
場合には水蒸気酸化等の手段でゲート絶縁膜１０４を形
成すればよい。本実施例における利点は、ゲート絶縁膜
１０４の膜厚を制御性よく薄膜化できることであり、こ
のため、ｇ、の大きなＭＩＳ型ＪＯＦＥＴが大面積にわ
たり形成できる。また、ＣＶＤ法等により作成される絶
縁膜より、本実施例による絶縁膜の方が膜質がよいため
、ＪＯＦＥＴの信頼性もよい。
第５図に、本発明の実施例におけるゲート電極をマスク
とし自己整合型で半導体薄膜中に不純物の混入を行う工
程を有するＭＩＳ型ＪＯＦＥＴの断面図を製造工程順に
示す。同図に於て第１図と同一の記号は第１図と同一の
ものを表す。以下、本実施例を製造工程順に説明する。
とし自己整合型で半導体薄膜中に不純物の混入を行う工
程を有するＭＩＳ型ＪＯＦＥＴの断面図を製造工程順に
示す。同図に於て第１図と同一の記号は第１図と同一の
ものを表す。以下、本実施例を製造工程順に説明する。
第５図（ａ）は半導体薄膜のパターニング終了時の断面
図である。任意の基板１０１上に超伝導体電極１０２を
形成し、更に半導体薄膜１０３の堆積及びパターニング
を行い同図に示される状態となる。第５図（ｂ）はゲー
ト電極形成終了時の断面図である。
図である。任意の基板１０１上に超伝導体電極１０２を
形成し、更に半導体薄膜１０３の堆積及びパターニング
を行い同図に示される状態となる。第５図（ｂ）はゲー
ト電極形成終了時の断面図である。
第５図（ａ）の状態から熱酸化法等によりゲート絶縁膜
１０４を形成し、更にゲート電極１０５を形成すれば同
図に示される状態となる。第５図（Ｃ）は不純物の混入
終了時の断面図であり、５０１はチャネル領域、５０２
は活性領域である。第５図（ｂ）の状態からイオン注入
法等で不純物の注入を行い、熱処理等により不純物の拡
散、活性化を行えば同図に示される状態となる。活性領
域５０２には、半導体がＳｉの場合、通常１０１８１０
ｌ８程度以上の濃度で不純物が混入され、チャネル領域
５０１にはあらかじめそれ以下の濃度で不純物が混入さ
れる。不純物濃度が大きい領域、すなわちキャリア流度
が大きい領域の方がξが大きいため、ＯＦＦの状態にお
いても活性領域には半導体薄膜の深さ方向にクーパ一対
が大きくしみ出している。そこでＯＮの状態になった時
に超伝導電流の流れる断面積が大きくなり、臨界電流Ｉ
ｃも増大する。また本実施例の構造はＭＩＳ型ＦＥＴの
構造であり、その電流機構はＭＩＳＦＥＴ電流と超伝導
電流が混在したものとなる。このため、更にＯＮ電流が
増大する。また、チャネル領域５０１に活性領域５０２
に対し逆型の導電型を有する不純物が混入されている場
合、ＯＦＦ状態のリーク電流はＰＮ接合障壁により制御
されるためＭＩｓ形ＦＥＴ並になることが期待される。
１０４を形成し、更にゲート電極１０５を形成すれば同
図に示される状態となる。第５図（Ｃ）は不純物の混入
終了時の断面図であり、５０１はチャネル領域、５０２
は活性領域である。第５図（ｂ）の状態からイオン注入
法等で不純物の注入を行い、熱処理等により不純物の拡
散、活性化を行えば同図に示される状態となる。活性領
域５０２には、半導体がＳｉの場合、通常１０１８１０
ｌ８程度以上の濃度で不純物が混入され、チャネル領域
５０１にはあらかじめそれ以下の濃度で不純物が混入さ
れる。不純物濃度が大きい領域、すなわちキャリア流度
が大きい領域の方がξが大きいため、ＯＦＦの状態にお
いても活性領域には半導体薄膜の深さ方向にクーパ一対
が大きくしみ出している。そこでＯＮの状態になった時
に超伝導電流の流れる断面積が大きくなり、臨界電流Ｉ
ｃも増大する。また本実施例の構造はＭＩＳ型ＦＥＴの
構造であり、その電流機構はＭＩＳＦＥＴ電流と超伝導
電流が混在したものとなる。このため、更にＯＮ電流が
増大する。また、チャネル領域５０１に活性領域５０２
に対し逆型の導電型を有する不純物が混入されている場
合、ＯＦＦ状態のリーク電流はＰＮ接合障壁により制御
されるためＭＩｓ形ＦＥＴ並になることが期待される。
本実施例の構造は、半導体薄膜にチャネル領域５０１、
活性領域５０２を形成した後ゲート絶縁膜１０４、ゲー
ト電極１０５を形成してもよい。
活性領域５０２を形成した後ゲート絶縁膜１０４、ゲー
ト電極１０５を形成してもよい。
第６図は、本発明の実施例におけるゲート電極を基板側
に設け、更に半導体薄膜中の不純物濃度をチャネル方向
に変化させているＭＩＳ型ＪＯＦＥＴの断面図である。
に設け、更に半導体薄膜中の不純物濃度をチャネル方向
に変化させているＭＩＳ型ＪＯＦＥＴの断面図である。
同図において、第１図及び第５図と同一の記号は第１図
及び第５図と同一のものを表す。本実施例の効果は第５
図実施例と同様であり、０Ｎ１０ＦＦ比の大きなＭＩＳ
型Ｊ〇ＦＥＴが実現された。
及び第５図と同一のものを表す。本実施例の効果は第５
図実施例と同様であり、０Ｎ１０ＦＦ比の大きなＭＩＳ
型Ｊ〇ＦＥＴが実現された。
［発明の効果］
以上述べた如く本発明を用いることにより、集積化し易
い構造で、超伝導臨界電流Ｉｃが大きく０Ｎ１０ＦＦ比
の大きいＭＩＳ型ＪＯＦＥＴが実現され、大面積にわた
って均一な特性のものを形成することが可能となった。
い構造で、超伝導臨界電流Ｉｃが大きく０Ｎ１０ＦＦ比
の大きいＭＩＳ型ＪＯＦＥＴが実現され、大面積にわた
って均一な特性のものを形成することが可能となった。
第１図は、本発明の実施例におけるＭＩＳ型ＪＯＦＥＴ
の断面図。 第２図は、ＪＯＦＥＴの概念図。第２図（ａ）はＯＦＦ
状態、第２図（ｂ）はＯＮ状態の概念図。 第３図は、本発明の実施例におけるゲート電極を基板側
に設けたＭＩＳ型ＪＯＦＥＴの断面図。 第４図は、本発明の実施例におけるゲート電極を基板側
に設け、ゲート絶縁膜をゲート電極材料の酸化等によっ
て形成しているＭ、ＩＳ型ＪＯＦＥＴの断面図。 第５図は、本発明の実施例におけるゲート電極をマスク
とし自己整合型で半導体薄膜中に不純物の混入を行う工
程を有するＭＩＳ型ＪＯＦＥＴの断面図。第５図（ａ）
は半導体薄膜のパターニング終了時、第５図（ｂ）はゲ
ート電極形成終了時、第５図（Ｃ）は不純物の混入終了
時の断面図。 第６図は、本発明の実施例におけるゲート電極を基板側
に設け、更に半導体薄膜中の不純物濃度をチャネル方向
に変化させているＭＩＳ型ＪＯＦＥＴの断面図。 １０１・・・任意の基板 １０２・・・超伝導体電極 １０３・・・半導体薄膜 １０４・・・ゲート絶縁膜 １０５・・・ゲート電極 以 上 第１図 （ａ） 第２図 第３図 第４図 第６図 ＜８） （ｂ） 第５図
の断面図。 第２図は、ＪＯＦＥＴの概念図。第２図（ａ）はＯＦＦ
状態、第２図（ｂ）はＯＮ状態の概念図。 第３図は、本発明の実施例におけるゲート電極を基板側
に設けたＭＩＳ型ＪＯＦＥＴの断面図。 第４図は、本発明の実施例におけるゲート電極を基板側
に設け、ゲート絶縁膜をゲート電極材料の酸化等によっ
て形成しているＭ、ＩＳ型ＪＯＦＥＴの断面図。 第５図は、本発明の実施例におけるゲート電極をマスク
とし自己整合型で半導体薄膜中に不純物の混入を行う工
程を有するＭＩＳ型ＪＯＦＥＴの断面図。第５図（ａ）
は半導体薄膜のパターニング終了時、第５図（ｂ）はゲ
ート電極形成終了時、第５図（Ｃ）は不純物の混入終了
時の断面図。 第６図は、本発明の実施例におけるゲート電極を基板側
に設け、更に半導体薄膜中の不純物濃度をチャネル方向
に変化させているＭＩＳ型ＪＯＦＥＴの断面図。 １０１・・・任意の基板 １０２・・・超伝導体電極 １０３・・・半導体薄膜 １０４・・・ゲート絶縁膜 １０５・・・ゲート電極 以 上 第１図 （ａ） 第２図 第３図 第４図 第６図 ＜８） （ｂ） 第５図
Claims (2)
- （１）任意の基板上に、超伝導体電極、該超伝導体電極
に接した半導体薄膜、前記超伝導体電極に接する前記半
導体薄膜の面に対向する面に接したゲート絶縁膜、及び
該ゲート絶縁膜に接したゲート電極を設けて成ることを
特徴とするジヨセフソン電界効果トランジスタ。 - （２）任意の基板上に超伝導体電極を形成する工程、半
導体薄膜を形成しパターニングする工程、ゲート絶縁膜
を形成する工程、ゲート電極を形成する工程、ゲート電
極をマスクとし自己整合型で前記パターニングされた半
導体薄膜中に不純物の混入を行う工程を有することを特
徴とする、ジョセフソン電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069986A JPH01241873A (ja) | 1988-03-24 | 1988-03-24 | ジョセフソン電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069986A JPH01241873A (ja) | 1988-03-24 | 1988-03-24 | ジョセフソン電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241873A true JPH01241873A (ja) | 1989-09-26 |
Family
ID=13418502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069986A Pending JPH01241873A (ja) | 1988-03-24 | 1988-03-24 | ジョセフソン電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016125836A1 (ja) * | 2015-02-04 | 2018-01-18 | 堺ディスプレイプロダクト株式会社 | ポジ型感光性シロキサン組成物、アクティブマトリクス基板、表示装置、及びアクティブマトリクス基板の製造方法 |
-
1988
- 1988-03-24 JP JP63069986A patent/JPH01241873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016125836A1 (ja) * | 2015-02-04 | 2018-01-18 | 堺ディスプレイプロダクト株式会社 | ポジ型感光性シロキサン組成物、アクティブマトリクス基板、表示装置、及びアクティブマトリクス基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3229012B2 (ja) | 半導体装置の製造方法 | |
| US5170231A (en) | Silicon carbide field-effect transistor with improved breakdown voltage and low leakage current | |
| JPH033366A (ja) | 電界効果トランジスタ | |
| JPS63252478A (ja) | 絶縁ゲ−ト型半導体装置 | |
| JP2862137B2 (ja) | 超電導トランジスタ | |
| JPH01241873A (ja) | ジョセフソン電界効果トランジスタ及びその製造方法 | |
| JPS6353706B2 (ja) | ||
| JPH01268075A (ja) | ジョセフソン電界効果トランジスタ | |
| JPH01241186A (ja) | ジョセフソン電界効果トランジスタ及びその製造方法 | |
| JPH02159070A (ja) | 半導体装置とその製造方法 | |
| JPH0468565A (ja) | 半導体装置及びその製造方法 | |
| JPS632368A (ja) | 半導体装置およびその製造方法 | |
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JP3397272B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0548108A (ja) | 半導体装置およびその製造方法 | |
| JPH036856A (ja) | 絶縁ゲート型半導体装置及びその形成方法 | |
| JPH01308086A (ja) | 固体電子装置 | |
| JPS63221687A (ja) | 超電導トランジスタ | |
| JPH01133381A (ja) | 超電導トランジスタ | |
| JPS62162360A (ja) | 半導体装置の製造方法 | |
| JP3092160B2 (ja) | 高速素子及び高速メモリ素子 | |
| JPS6381859A (ja) | Ｍｉｓ電界効果トランジスタの製造方法 | |
| JP2641971B2 (ja) | 超電導素子および作製方法 | |
| JPS6331948B2 (ja) | ||
| JPS6025272A (ja) | 絶縁ゲ−ト電界効果型トランジスタ |