JPH01241663A - 複合計算機システム - Google Patents
複合計算機システムInfo
- Publication number
- JPH01241663A JPH01241663A JP7056388A JP7056388A JPH01241663A JP H01241663 A JPH01241663 A JP H01241663A JP 7056388 A JP7056388 A JP 7056388A JP 7056388 A JP7056388 A JP 7056388A JP H01241663 A JPH01241663 A JP H01241663A
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- JP
- Japan
- Prior art keywords
- processor
- address
- bus control
- common
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 150000001875 compounds Chemical class 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
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- 238000011160 research Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複合計算機システムに関するものである。
近年計算機を複数台結合しコストパフォーマンスのすぐ
れた計算機システムを開発する研究が各所で行なわれそ
の結果が大いに期待されている。
れた計算機システムを開発する研究が各所で行なわれそ
の結果が大いに期待されている。
計算機複合システムにおいては計算機間の結合形態、タ
スクのスケジユーリングの問題もさることながらメモリ
、入出力機器等をいかに有効に使用するかと言う課題も
又重要なポイントである。共通バスによる計算機抱合シ
ステムのメリット社付属するハードウェアコストが比較
的少く、又、システムの拡張性に富んでいる事が挙げら
れよう。
スクのスケジユーリングの問題もさることながらメモリ
、入出力機器等をいかに有効に使用するかと言う課題も
又重要なポイントである。共通バスによる計算機抱合シ
ステムのメリット社付属するハードウェアコストが比較
的少く、又、システムの拡張性に富んでいる事が挙げら
れよう。
特に複合プロセッサシステムにおけるメモリ共有はプロ
セッサ間の同期処理、排他処理データの共有等システム
全体の処理能力、信頼性を大きく左右するきわめて重要
な課題である。
セッサ間の同期処理、排他処理データの共有等システム
全体の処理能力、信頼性を大きく左右するきわめて重要
な課題である。
ここで問題となるのは複数のプロセッサから同時に１コ
の共有メモリを使用する場合能のプロセッサのアドレス
空間との競合をさけ効率のよいメモリのアロケーション
が必要となる。
の共有メモリを使用する場合能のプロセッサのアドレス
空間との競合をさけ効率のよいメモリのアロケーション
が必要となる。
従来この種の方法としては共通バス上に複数のプロセッ
サの各々に対応するアドレス変換テーブルを持つか又、
共通のアドレス変換テーブルを持ち各々のプロセッサの
ソフトウェアあるいはシステム全体を管理するオペレー
ティングシステムでメモリ管理を行なうのが一般的であ
った。これらの方法によればプロセッサ各々のソフトウ
ェア又はオペレーティングシステムに負担がかかりシス
テム全体のスループットが低下する欠点を有していた。
サの各々に対応するアドレス変換テーブルを持つか又、
共通のアドレス変換テーブルを持ち各々のプロセッサの
ソフトウェアあるいはシステム全体を管理するオペレー
ティングシステムでメモリ管理を行なうのが一般的であ
った。これらの方法によればプロセッサ各々のソフトウ
ェア又はオペレーティングシステムに負担がかかりシス
テム全体のスループットが低下する欠点を有していた。
本発明の目的は上記種々の欠点に鑑みなされたもので共
通バス結合方式による計算機複合システムの有効性を充
分生かし、従来のソフトウェアがそのまま使用できかつ
オペレーティングシステムに全く負担をかけない比較的
簡素なハードウェアで実現できる複合装置を提供するも
のである。
通バス結合方式による計算機複合システムの有効性を充
分生かし、従来のソフトウェアがそのまま使用できかつ
オペレーティングシステムに全く負担をかけない比較的
簡素なハードウェアで実現できる複合装置を提供するも
のである。
本発明は複数台のプロセッサと該プロセッサからアクセ
スできる共有メモリとを各々並列に共通バスを介して接
続し、前記共通バスには前記プロセッサが前記共有メモ
リにアクセスする際前記共通バスの使用権を与えるバス
制御部が付加される複合計算機システムにおいて、あら
かじめ定められたプロセッサの前記共通メモリに対する
アクセス条件を含んだＯＵＴ命令を前記バス制御部にセ
ットし、前記共通メモリを使用することを特徴としてい
る。
スできる共有メモリとを各々並列に共通バスを介して接
続し、前記共通バスには前記プロセッサが前記共有メモ
リにアクセスする際前記共通バスの使用権を与えるバス
制御部が付加される複合計算機システムにおいて、あら
かじめ定められたプロセッサの前記共通メモリに対する
アクセス条件を含んだＯＵＴ命令を前記バス制御部にセ
ットし、前記共通メモリを使用することを特徴としてい
る。
以下図面により本発明の複合装置を説明する。
第７図は本発明の複合計算機システムの構成を示すブロ
ック図である。複数台のプロセッサ（Ｐ＋〜Ｐｎ）と共
有メモリ（ＣＭ）はバス制御部（ＢＣ）が付加された共
通バス（ＣＢ）に各々並列に接続される。
ック図である。複数台のプロセッサ（Ｐ＋〜Ｐｎ）と共
有メモリ（ＣＭ）はバス制御部（ＢＣ）が付加された共
通バス（ＣＢ）に各々並列に接続される。
プロセッサのメモリをアクセスするタイミングは非同期
式に行なわれるものでプロセッサはバス使用要求信号を
バス制御部ＤＣに転送し、バス制御部ＢＣからバス使用
許可信号を受けて共通バスＣＢに対し各プロセッサのメ
モリアクセスのタイミングで共有メモリＣＭにアクセス
するものである。又、このバス制御部ＢＣはアドレス変
換器ＡＴを有し、プロセッサからのＩ１０命令により共
有メモＩＪＣＭの割当て共有領域の設定及びアクセス禁
止領域の設定を任意に行なえるようになっている。
式に行なわれるものでプロセッサはバス使用要求信号を
バス制御部ＤＣに転送し、バス制御部ＢＣからバス使用
許可信号を受けて共通バスＣＢに対し各プロセッサのメ
モリアクセスのタイミングで共有メモリＣＭにアクセス
するものである。又、このバス制御部ＢＣはアドレス変
換器ＡＴを有し、プロセッサからのＩ１０命令により共
有メモＩＪＣＭの割当て共有領域の設定及びアクセス禁
止領域の設定を任意に行なえるようになっている。
第２図はバス制御部Ｂｅの一構成例を示すブロック図で
ある。バス制御部ＢＣは共通バスＣＢ上に出力される各
々のプロセッサからのバス制御部ＢＣ内のアドレス変換
器ＡＴに対するアクセス命令及び共有メモリＣＭに対す
るアクセス命令をデコードし要求のあったプロセッサに
対シ共通バスの使用権を与えるバス調停器ＢＡとプロセ
ッサからのＩ１０命令で共有メモリＣＭのプロセッサの
割当て共有領域の設定及びアクセス禁止領域の設定が行
なえるアドレス変換器ＡＴより構成され、プロセッサの
共有メモＩＪｃＭの使用時に前述プロセッサのアドレス
変換器ＡＴの設定条件により共有メモリＣＭに対する物
理アドレスを出力する機能を有する。又、バス制御部Ｂ
Ｃに対する各プロセッサからのＩ１０命令はデコーダＤ
Ｄにより解釈される。
ある。バス制御部ＢＣは共通バスＣＢ上に出力される各
々のプロセッサからのバス制御部ＢＣ内のアドレス変換
器ＡＴに対するアクセス命令及び共有メモリＣＭに対す
るアクセス命令をデコードし要求のあったプロセッサに
対シ共通バスの使用権を与えるバス調停器ＢＡとプロセ
ッサからのＩ１０命令で共有メモリＣＭのプロセッサの
割当て共有領域の設定及びアクセス禁止領域の設定が行
なえるアドレス変換器ＡＴより構成され、プロセッサの
共有メモＩＪｃＭの使用時に前述プロセッサのアドレス
変換器ＡＴの設定条件により共有メモリＣＭに対する物
理アドレスを出力する機能を有する。又、バス制御部Ｂ
Ｃに対する各プロセッサからのＩ１０命令はデコーダＤ
Ｄにより解釈される。
次に第１図及び第２図を参照しながら本発明による動作
を説明する。説明を簡単にするため２台のプロセッサＰ
ｒ、Ｐｇが共有メモリＣＭを使用する場合を例にとって
説明する。まず、プロセッサＰｓが共有メモリＣＭ上に
プロセッサＰｌからのみリードできるメそり領域を設定
しデータを書き込む例を説明する。プロセッサＰ！はＯ
ＵＴ命令でバス制御部Ｂｅのアドレス変換器ＡＴにプロ
セッサＰ１からの固有の値１１＠及びアドレス変換テー
ブルＡＴに対する専用フラグセットデータ１１１及び設
定アドレス（説明を容易にするためここでは３つの番地
の領域を指定したとする）を送信する。なお、れたアド
レス変換器ＡＴに対するセット命令はバス制御部ＢＣ内
のデコーダＤＤにより解釈されアドレス書換器ＡＴＫ書
き込まれる。
を説明する。説明を簡単にするため２台のプロセッサＰ
ｒ、Ｐｇが共有メモリＣＭを使用する場合を例にとって
説明する。まず、プロセッサＰｓが共有メモリＣＭ上に
プロセッサＰｌからのみリードできるメそり領域を設定
しデータを書き込む例を説明する。プロセッサＰ！はＯ
ＵＴ命令でバス制御部Ｂｅのアドレス変換器ＡＴにプロ
セッサＰ１からの固有の値１１＠及びアドレス変換テー
ブルＡＴに対する専用フラグセットデータ１１１及び設
定アドレス（説明を容易にするためここでは３つの番地
の領域を指定したとする）を送信する。なお、れたアド
レス変換器ＡＴに対するセット命令はバス制御部ＢＣ内
のデコーダＤＤにより解釈されアドレス書換器ＡＴＫ書
き込まれる。
第３図は前述の内容により書き込まれたアドレス変換器
ＡＴの概念を示す図である。ＰＮはプロセッサ固有の値
ＣＦは共用フラグ、又、ＯＦは専用フラグである。次に
プロセッサ１は先に指定した範囲（３番地）の共有メモ
リＣＭ上にデータを書き込むためにプロセッサ１の固有
の値１１１を含んだメモリライト命令を出力する。バス
制御部ＢＣはデコーダＤＤにより前記命令を解釈し共有
メモリＣＭ上のアドレス０００１にデータを書き込む。
ＡＴの概念を示す図である。ＰＮはプロセッサ固有の値
ＣＦは共用フラグ、又、ＯＦは専用フラグである。次に
プロセッサ１は先に指定した範囲（３番地）の共有メモ
リＣＭ上にデータを書き込むためにプロセッサ１の固有
の値１１１を含んだメモリライト命令を出力する。バス
制御部ＢＣはデコーダＤＤにより前記命令を解釈し共有
メモリＣＭ上のアドレス０００１にデータを書き込む。
この際、アドレス変換器ＡＴにプロセッサ１ａ予約がな
されていない場合はデコーダＤＤによりプロ手ツサ１に
ノットアクセス信号が返される。
されていない場合はデコーダＤＤによりプロ手ツサ１に
ノットアクセス信号が返される。
以上説明したように本複合計算機システムは共通バス結
合方式の有効性を充分生かし簡単なバー
合方式の有効性を充分生かし簡単なバー
第１図は本発明による複合計算機システムの一実施例を
示すブロック図、第２図は本発明の一部を構成するバス
制御部ＢＣの一実施例を示すブロック図、第３図はバス
制御部ＢＣに含まれるアドレス変換テーブルを説明する
概念図である。 図において％Ｐｌ〜Ｐｎ・・・・・・プロセッサ、ＣＭ
・・・・・。 共有メモ！、ｌ、ＢＣ・・・・・・バス制御部、ＣＢ・
・・・・・共通バス、ＢＡ・・・・・・バｘ調停５、Ａ
Ｔ・・・・・・アドレス変換器、ＤＤ・・・・・・デコ
ーダ、ＰＮ・・・・・・プロセッサネームレジスタ、Ｃ
Ｆ・・・・・・共用フラグ、ＯＦ・・・・・・専用フラ
グである。 代理人 弁理士 内 原 晋
示すブロック図、第２図は本発明の一部を構成するバス
制御部ＢＣの一実施例を示すブロック図、第３図はバス
制御部ＢＣに含まれるアドレス変換テーブルを説明する
概念図である。 図において％Ｐｌ〜Ｐｎ・・・・・・プロセッサ、ＣＭ
・・・・・。 共有メモ！、ｌ、ＢＣ・・・・・・バス制御部、ＣＢ・
・・・・・共通バス、ＢＡ・・・・・・バｘ調停５、Ａ
Ｔ・・・・・・アドレス変換器、ＤＤ・・・・・・デコ
ーダ、ＰＮ・・・・・・プロセッサネームレジスタ、Ｃ
Ｆ・・・・・・共用フラグ、ＯＦ・・・・・・専用フラ
グである。 代理人 弁理士 内 原 晋
Claims (1)
- 複数台のプロセッサと該プロセッサからアクセスできる
共有メモリとを各々並列に共通バスを介して接続し、前
記共通バスには前記プロセッサが前記共有メモリにアク
セスする際前記共通バスの使用権を与えるバス制御部が
付加される複合計算機システムにおいて、あらかじめ定
められたプロセッサの前記共通メモリに対するアクセス
条件を含んだＯＵＴ命令を前記バス制御部にセットし、
前記共通メモリを使用することを特徴とする複合計算機
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7056388A JPH01241663A (ja) | 1988-03-23 | 1988-03-23 | 複合計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7056388A JPH01241663A (ja) | 1988-03-23 | 1988-03-23 | 複合計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241663A true JPH01241663A (ja) | 1989-09-26 |
Family
ID=13435130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7056388A Pending JPH01241663A (ja) | 1988-03-23 | 1988-03-23 | 複合計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241663A (ja) |
-
1988
- 1988-03-23 JP JP7056388A patent/JPH01241663A/ja active Pending
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