JPH01240940A - インターロック制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パイプラインの特定サイクルをインターロックさせるイ
ンターロック制御方式に関し、任意の命令に対して任意
の期間だけパイプラインのあるサイクルでインターロッ
クさせるようにし、ハードウェア・マイクロプログラム
の網羅的な試験を可能にすることを目的とし、 インターロックさせようとするＣＳアドレスをセットす
る比較アドレスレジスタと、インターロックさせようと
するＣＳアドレスについて、インターロックさせるサイ
クル数をロードするインターロックカウンタとを備え、
上記比較アドレスレジスタおよびインターロックカウン
タに対して所望値を夫々セントした後、ＣＳアドレスが
上記比較アドレスレジスタにセットされている値と等し
くなった時に、上記インターロックカウンタの値をデク
レメントし、その値が零になるまでパイプラインの所定
サイクルをインターロックさせるように構成する。

〔産業上の利用分野〕

本発明は、パイプラインの特定サイクルをインターロッ
クさせるインターロック制御方式に関するものである。

〔従来の技術と発明が解決しようとする問題点〕従来、
いくつかの性能の異なるモデルを持つ計算機において、
ＣＰＵの性能低下モデルを実現する一方式として、第３
図に示すようないわゆるデグレードインターロック方式
がある。この方式は、計算機システムのパインブライン
のある特定サイクル例えばＡサイクルで指定した所定ク
ロックサイクル分だけインターロック（内部で待機）さ
せ、性能を低下させるようにしている。この際、インタ
ーロックが特定の命令の流に同期せずに動作するので、
命令に依存しない−様なＣＰＵ性能の低下を実現できる
。しかし、インターロックされるタイミングを特定し得
ないため、タイミング依存のバグ（ハードウェアおよび
マイクロプログラム）が潜在しても、発見し得ないとい
う間８点があった。

本発明は、任意の命令に対して任意の期間だけパイプラ
インのあるサイクルでインターロックさせるようにし、
ハードウェア・マイクロプログラムの網羅的な試験を可
能にすることを目的としている。

尚、第３図回路の構成を簡単に説明する。

第３図において、デグレードカウンタ（Ｄｅｇｒａｄｅ
Ｃｏｕｎｔｅｒ）　　２１は、加算器（＾ＩＩＤＥＲ）
　　２２によってＣＰＵのサイクルに対応して順次循環
する態様で加算するものである。

Ｓ　Ｖ　ＣＲ（Ｓｕｐｅｒｖｉｓｏｒ　５ｔａｔｅ　Ｃ
ｏｍｐａｒｅ　Ｒｅｇｉｓｔｅｒ）２３は、スーパーバ
イザ状、ｌｌｉ　（Ｓｕｐｅｒｖｉｓｏｒ　％Ｏ８動作
環境状態）における一定期間だけインターロックするた
めの値をセットするレジスタである。

Ｐ　Ｂ　ＣＲ（Ｐｒｏｂｌｅ＋＊　５ｔａｔｅ　Ｃｏｍ
ｐａｒｅ　Ｒｅｇｉｓｔｅｒ）　２４は、プロプレム状
Ｂ（Ｐｒｏｂｌｅｍモード、応用プログラム動作環境状
態）における一定期間だけインターロックするための値
をセットするレジスタである。

比較器２５．２６は、大小を比較するものである。

次に、動作を説明する。

第３図において、サービスプロセッサからＯＤＲバスお
よびＣＤ　Ｒ（Ｃｏｎｓｏｌｅ　Ｄａｔａ　Ｒｅｇｉｓ
ｔｅｒ）　　２７を介して５ＶＣＲ２３およびＰＢＣＲ
２４に所定の値■、■“をセットする。この状態でＣＰ
Ｕが処理を開始すると、デグレードカウンタ２１によっ
てＣＰＵのマシンサイクルが順次計数され、その計数さ
れた値■と、５ＶＣＲ２３にセットした値■（あるいは
ＰＢＣＲ２４にセットした値■°）と、比較器２５　（
あるいは比較器２６）によって比較され、値■が値■（
あるいは値■°）よりも大きくなった場合に、図中右端
に示すようにパイプラインの例えばＡサイクルでインタ
ーロック（Ａサイクルから次のＴサイクルへの遷移信号
であるＡリリース信号を禁止してＡサイクルでインター
ロック）される、そして、デグレードカウンタ２１がイ
ンクレメントされ、例えば“３ＦＦ″となった後、“０
″にラップアラウンドした時に、インターロックが解除
され、例えば次のＴサイクルから順次実行するように制
御される。

〔問題点を解決するための手段〕

第１図を参照して問題点を解決するための手段を説明す
る。

第１図において、比較アドレスレジスタ（Ｃｏｍｐ＾ｄ
ｒ　Ｒｅｇｉｓｔｅｒ）　　２は、インターロックさせ
たいＣＳアドレスをセットするものである。

比較器５は、ＣＳアドレスと、比較アドレスレジスタ２
にセットされたアドレス■とが一致するか否かを比較す
るものである。

インターロックカウンタ（Ｉｎｔｅｒｌｏｃｋ　Ｃｏｕ
ｎｔｅｒ）６は、比較器５が一致信号（Ａｄｒｓ　Ｍａ
ｔｃｈ信号）を送出した時に、ロードされている値を減
算器（１１ＥＣＲ）７によって順次減算するものである
。

零検出器（Ｚｅｒｏ　Ｃｈｅｃｋ）　８は、インターロ
ックカウンタ６から出力される値が零か否かを検出する
ものである。

〔作用〕

本発明は、第１図に示すように、サービスプロセッサが
インクロックさせたいＣＳアドレスを比較アドレスレジ
スタ２にセット、所定の値を５ＶＣＲ２３およびＰＢＣ
Ｒ２４にセットしたことに対応して、インタロックカウ
ンタ６に５ＶＣＲ２３あるいはＰＢＣＲ２４のうちのい
ずれかの値をロードした後、ＣＰＵが順次処理を行い、
比較器５によってＣＳアドレスと比較アドレスレジスタ
２にセントした値との一致が検出されると、これを契機
としてパイプラインの特定サイクル（例えばＡサイクル
）でインターロックされる。そして、インターロックカ
ウンタ６の値がマシンサイクルに同期して減算器７によ
って減算され、その出力が零となったことが零検出器８
によって検出されると、インターロックが解除されると
共に、インターロックカウンタ６に値が５ＶＣＲ２３あ
るいはＰＢＣＲ２４からロードされ、次のインター口７
りの卓備が完了する。

従って、サービスプロセッサがインターロックさせたい
ＣＳアドレスを比較アドレスレジスタ２にセット、およ
びインターロックさせたいマシンサイクルに対応する値
を５ＶＣＲ（スーパーバイザモード）２３、ＰＲＣＲ（
プロプレムモード）２４にセットすることにより、自動
的に指定したＣＳアドレスで指定したマシンサイクルだ
けインターロックをかけることが可能となる。これによ
り、計算機のハードウェア・マイクロプログラムの網羅
的な試験（デバッグ）を行うことができる。

〔実施例〕

次に、第１図および第２図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。

第１図において、特定ＣＳアドレスインターロック回路
１は、指定した特定のＣ３（コントロールストレージ、
制御記ｉｔ＞アドレスにおいて、指定したサイクル（マ
シンサイクル）だけパイプラインの特定サイクル（例え
ばＡサイクル）でインターロックさせるものである。

デグレードインターロック回路２０は、第３図を用いて
既述したように、パイプラインの所定のサイクルで、命
令に同期せずに５ＶＣＲ２３あるいはＰＢＣＲ２４にセ
ットした値に対応するマシンサイクルだけインターロッ
クさせるものである。

本発明は、ＴＢＳＴ　　Ｅｎａｂｌｅ信号によって、デ
グレードインターロック回路２０と、本発明に係わる特
定ＯＳアドレスインターロック回路１とを、試験用途に
応じて切り換えるようにしている。以下特定ＣＳアドレ
スインターロック回路１について詳細に説明する。

パイプラインは、第２図に示すように、命令によって１
命令が１フロー（Ｆｉｒｓｔ　Ｆｌｏｗ）で終了するも
のと、それ以上のフロー数を要するものがある。

いずれの場合も最初のフローは、Ｆ　ＣＳ　（Ｆｉｒｓ
ｔ　Ｃｏｎｔｒｏｌ　Ｓｔｏｒａｇｅ）によって制御卸
される。２フロ一以上を要する命令は、以後の制御がＭ
　ＣＳ　（Ｍｕｌｔｉ−Ｆｌｏｗ　Ｃｏｎｔｒｏｌ　Ｓ
ｔｏｒａｇｅ）およびＮ　Ｄ　ＣＳ　（Ｎｅｘｔ　Ｄ−
ｃｙｃｌｅ　Ｃｏｎｔｒｏｌ　Ｓｔｏｒａｇｅ）によっ
てなされる。また、ＣＳのシーケンス制御は、Ｎ　Ａ　
ＣＳ　（Ｎｅｘｔ　ＡｄｄｒｅｓｓＣｏｎｔｒｏｌ　Ｓ
ｔｏｒａｇｅ）が担当する。それぞれのＣＳはすべてア
ドレスゼロから始まるので、カレントのパイプラインと
していずれのＣ８を使用するかはＦｅ２　　ＳＥＬある
いはＭＣ３ＳＥＬ信号によって一意に決定される。

従って、ＣＳアドレスの一致検出は、ＣＳアドレスの一
致と、Ｆｅ２　　ＳＥＬ、あるいはＭＣ３ＳＥＬの一致
との２つとなる。このため、インターロック対象とする
Ｃ３の種別をサービスプロセッサが、比較ＦＣＳレジス
タ９に予めセットし、Ｃ３比較アドレスレジスタ２のセ
ットしたアドレスがいずれのＣ８のものであるかを明示
しておく必要がある。Ｆｅ２の場合には、第２図■０即
ち命令の第１バイトにより索引される。ＭＣ３の場合に
は、ＮＡＣ３により決定されたアドレスで索引される。

このアドレスＣ３ＡＲ（ＣＳアドレス）は、ＩＯと同じ
タイミング即ちＤサイクルの前のサイクルで得られる。

インターロックの生成は、Ａサイクルで行うので、比較
の対象となるカレントのＣＳアドレスは、Ｆｅ２　　Ｓ
ＥＬあるいはＭＣ３ＳＥＬに対応して、Ｉ　Ｏ／Ｃ３Ａ
ＲをＤリリース信号でラッチした信号を選択する。この
選択したアドレスと、サービスプロセッサからセットし
た比較アドレスレジスタ２との値を比較し、ＣＳアドレ
スの一致信号（Ａｄｒｓ、Ｍａｔｃｈ信号）を生成する
。この一致信号に対応して、既述したように、第１図右
上に記述するように、パイプラインの例えばＡサイクル
でインターロックされる。

そして、インタロックカウンタ６が減算器７によって順
次デクレメントされ、零になったことが零検出器８によ
って検出されると、インターロックを解除し、かつイン
ターロックカウンタ６に対して５ＶＣＲ２３あるいはＰ
ＢＣＲ２４から値をロードして、次のインターロックに
備える。

尚、実際の試験は、ＣＰＵから診断命令等を発行し、ｓ
ｖｐが５ＶＣＲ２３、ＰＢＣＲ２４、比較アドレスレジ
スタ２、比較ＦＣＳレジスタ９などに動的に所定の値に
書き換えることにより、異なるタイミングに対する試験
を連続的に行うことが可能となる。また、以上の例では
、Ａサイクルでインターロックするようにしたが、これ
に限られず、インターロックするパイプラインのサイク
ルについてもサービスプロセッサからセットするように
すれば、任意のサイクルに対してインターロックさせる
ことができる。

〔発明の効果〕

以上説明したように、本発明によれば、サービスプロセ
ッサがインターロックさせたいＣＳアドレスを比較アド
レスレジスタ２にセント、およびインターロックさせた
いマシンサイクルに対応する値を５ＶＣＲ（スーパーバ
イザモード）２３、ＰＲＣＲ（プロプレムモード）２４
にセットし、ＣＳアドレスが比較アドレスレジスタ２に
セントされた値に一致した時に、インターロックカウン
タ６にセントされた値がマシンサイクルに同期して零に
デクレメントされるまでパイプラインの特定サイクルで
インターロックさせる構成を採用しているため、措定し
たＣＳアドレスで指定したマシンサイクルだけインター
ロックさせることができる。これにより、計算機のハー
ドウェア・マイクロプログラムのｙＩ羅的な試験（デバ
ッグ）を行うことができる。

【図面の簡単な説明】

第１図は本発明の１実施例構成図、第２図はパイプライ
ンの構造例、第３図は従来技術の説明図を示す。

Claims (1)

【特許請求の範囲】
1. パイプラインの特定サイクルをインターロックさせるイ
   ンターロック制御方式において、インターロックさせよ
   うとするＣＳアドレスをセットする比較アドレスレジス
   タ（２）と、インターロックさせようとするＣＳアドレ
   スについて、インターロックさせるサイクル数をロード
   するインターロックカウンタ（６）とを備え、上記比較
   アドレスレジスタ（２）およびインターロックカウンタ
   （６）に対して所望値を夫々セットあるいはロードした
   後、ＣＳアドレスが上記比較アドレスレジスタ（２）に
   セットされている値と等しくなった時に、上記インター
   ロックカウンタ（６）の値をデクレメントし、その値が
   零になるまでパイプラインの所定サイクルをインターロ
   ックさせるように構成したことを特徴とするインターロ
   ック制御方式。