JPH01239584A - 文字図形描画装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　′ 本発明は、文字や図形等をメモリ上に描画する装置、そ
の製造方法およびその利用方法に関する。

〔従来の技術〕

従来、文字や図形等をメモリ上に描画する場合第８図に
示すように、図形等を描画するコマンドを与えると、描
画処理を実行する描画処理装置はビットマツプメモリに
対して直接描画を行うという方式が知られていた。この
種の装置として関連するものには例えば、特開昭６０−
１３６７５’５号公報に記載のものが挙げられる。

〔発明が解決しようとする課題〕

上記従来技術は、ビットマツプメモリに対する各種の描
画機能については、考慮された装置であるが、複雑な図
形を高速に描画するシステムに対する性能面での配慮が
なされておらず、ベクトル文字などの表示情報の多い図
形の描画処理の速度が遅くという問題があった。本発明
の目的は、ベクトルフォント、アウトラインフォント等
の文字フォントのように複雑な描画情報を高速に描画処
理可能なアーキテクチャを提供することにある。

本発明の他の目的は、描画処理性能を損わずに制御回路
を実現するＬＳＩの製造方式を提供することにある。

本発明の他の目的は、利用者の応用ニーズに柔軟に対応
できる文字図形描画装置を提供することにある。。

〔課題を解決するための手段〕

上記目的は、文字や図形情報を保持するビットマツプメ
モリと、このビットマツプメモリに描画処理を実行する
プロセッサの中間に、ビットマツプメモリよゆも小さい
バッファメモリを設け、さらにバッファメモリのビット
データをビットマツプメモリ上に転送する回路を設けた
構成とする。

本発明の製造方法は、プロセッサとバッファメモリと転
送回路を同−ＬＳＩチップ上に集積することにより達成
される。

さらに、バッファメモリの容量や、分割方法を可変とす
ることにより応用システムに合った制御装置が実現でき
る。

〔作用〕

プロセッサは、バッファメモリに文字フォント等の図形
情報を描画する。一つの単位図形、例えば−文字の描画
を終了したあとは、バッファメモリの内容を転送回路が
ページメモリに転送を行う。

転送回路が転送を行っている間に、プロセッサは次の描
画処理に移り、現在、情報を転送していない空エリアに
対する描画を実行する。これによ妙プロセッサは高速に
バッファメモリに描画処理を行い、同時にパイプライン
処理でページメモリ・＼のデータ転送を行うので、描画
処理性能が向上する。この時、プロセッサとバッファメ
モリを同−ＬＳＩチップ上に形成することにより、バッ
ファメモリ・＼のアクセスを、外部のメモリに対するア
クセスに比べて高速に実行することができる。またバッ
ファメモリを描画領域の大きさに合わせて選択的に用い
ることにより、システムの応用の柔軟性が得られる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。１は
描画処理回路であり、マイクロプロセッサあるいは描画
プロセッサ等の、命令を受は取り描画を実行する機能を
持つ。この命令の転送や、初期化などはバス２を通して
行い、マイクロプロセッサの場合は、バス２に接続され
たプログラムメモリ（図示せず）によって実行され、描
画プロセッサの場合には、制御用のマイクロプロセッサ
（図示せず）のプログラムによって実行される。

３は第１のビットマツプメモリで、少くとも表示画面あ
るいはページプリンタの１ペ一ジ分以上の容量を持ち、
表示、印字と一対一に対応したビット単位の情報がスト
アされている。表示や印字などの出力は、第１のビット
マツプメモリ３のデータを順次読出すことにより行える
。この読出し制御回路は図示していないが表示制御ＬＳ
Ｉ　（ＣＲＴＣ）等の様に周期的にメモリアドレスを発
生させることのできる回路があればよい。４は第２のビ
ットマツプメモリで、描画処理回路１が直接描画を実行
する対象となるメモリである。ビットマツプメモリ４に
描画されたデータは、データ転送回路５によって、ビッ
トマツプメモリ３に転送される。

従来は、描画処理回路１が、ビットマツプメモリ３に直
接、表示、印字データを描画していた。

通常、ビットマツプメモリ６は、１ペ一ジ分の容量以上
を要するので５１２ｆＢから２ＭＥ以上の大容量となり
、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を
使用している。また、大容量であることから、描画処理
回路１と同−ＬＳＩチップ上に集積化することは困難で
あって、その結果、描画処理回路１とビットマツプメモ
リ３は、異なるＬＳＩで構成することになる。ＬＳＩは
一般に、ＬＳＩの内部動作速度は高速であるが、ＬＳＩ
パッケージの外部に出力される信号の遅延は負荷が大き
いため大きく、動作速度の低下の原因となっている。

また描画処理回路１とビットマツプメモリ３０間に設け
るバッファＴＴＬなども遅延の要因となる。

そこで、描画処理性能は、外部のメモリアクセスがネッ
クとな抄、性能低下をまね（。

そこで、このメモリアクセスを高速化する手段として、
描画処理回路１とビットマツプメモリ３の中間に、第２
のビットマツプメモリ４を設ける。

このビットマツプメモリ４は、ビットマツプメモリ３の
持つ容量よりも小さくてもよく、ビットマツプメモリ３
の描画すべき領域の一部を切り出したメモリである。即
ち描画処理回路１は、第１のビットマツプメモリ３に描
画する代りに、第２のビットマツプメモリ４に対して描
画する。次に、描画が完了した後に、第２のビットマツ
プメモリ４のデータを、第１のビットマツプメモリ３の
、本来、描画すべき位置に、データ転送を行って描画を
終了する。この時、描画処理回路１とデータ転送回路５
は、それぞれ独立に動作することによって、描画処理回
路１が描画を実行中Ｋ、データ転送回路５がデータ転送
を実行する、パイプライン処理も可能となる。データ転
送回路５は、第２のビットマツプメモリ４の指定された
矩形領域を第１のビットマツプメモリ３の指定された矩
形領域に、移動、複写をすることによりデータ転送を実
現できる。この時、データ転送回路５は、第１のビット
マツプメモリ３のデータ（デスティネーションデータ）
と、第２のビットマツプメモリのデータ（ノースデータ
）の論理演算ＡＮＩ）　、　ＯＲ。

ＸＯＲなどを施して、第１のビットマツプメモリ３に書
込む操作を行うことも可能である。このように、第２の
ビットマツプメモリ４に描画を行ってからデータ転送回
路５により第１のビットマツプメモリ３にデータを書込
む方式により、まづ、描画処理回路１と第２のビットマ
ツプメモリ４を同−ＬＳＩ内で実現することが可能とな
り、高速描画が行える装置を提供できる。また、第２の
ビットマツプメモリ４のメモリセル構成をｍ：ｔｎ　＋
　ｍ　ｌ　ｎは２′、ｌは正の整数とすることにより、
描画処理回路１のメモリアドレス計算は、簡単になり、
回路の小形化が可能である。ＸとＹで与えられる論理ア
ドレスを、実際のメモリの物理アドレスに変換する場合
は、ｍ、ｎが任意の正の整数の時はｍＸＹ＋Ｘとなり乗
算を要するが、ｍ、ｎか２．１は正の整数の場合、２　
Ｘ１’＋Ｘとなり、結果的にはＹアドレスを！ビット左
シフトし、Ｘと加算するだけでよいので演算回路が容易
に構成でき、かつ、演算速度も速い。

次に第２のビットマツプメモリ４の構成について、第２
図に示す一実施例で説明する。第２図の例ではビットマ
ツプメモリ４Ｆｉ＃ｌから＃４の４プレ一ン分を示して
いる。描画処理回路１とビットマツプメモリ４０間にセ
レクタ６を設はセレクト信号７に応じて、指定されたビ
ットマツプメモリ４とのパスを接続する。一方、ビット
マツプメモリ４の出力はセレクタ８に入力され、セレク
ト信号９により選択されデータ転送回路５とパスを接続
する。第２図の例では、描画処理回路１とビットマツプ
メモリ４０２、データ転送回路５とビットマツプメモリ
４０１が接続されており、描画処理回路１とデータ転送
回路５は、並列動作が可能となる。描画処理回路１はビ
ットマツプメモリ４を４０１　、４０２　、４０３　、
４０４の順に描画処理をするとした場合、ビットマツプ
メモリ４０１への描画を終了し、ビットマツプメモリ４
０２への描画に移ったことによりデータ転送回路５は、
ビットマツプメモリ４０１のデータの転送を開始する。

このように描画処理とデータ転送を独立並行処理、すな
わちパイプライン処理が可能となり、描画処理能を向上
させることができる。この動作を第３図に示す。

第４図に、ビットマツプメモリ４の他の実施例を示す。

第４図、（α＞　、　＜ｂ＞　、　＜ｃ＞はすべてビッ
トマツプメモリ４を示す。（α）の場合はビットマップ
メモリ４全体を描画領域とした時を表わし、（Ａ）は、
ビットマツプメモリ４を４分割し、各分割領域に対し【
描画を行う場合を示した。この方式は特にベクトル情報
の集合で漢字を表現するベクトル文字。

アウトライン文字などの複雑な図形情報を扱う場合、文
字の大きさ（フォントサイズ）によりビットマツプメモ
リ４を効率よく分割する場合に有効である。また、（α
）　、　（Ａ）の中間のフォントサイズの文字や、Ｘ方
向、Ｙ方向の比の異なる領域を指定することもできる。

この領域指定の方法としては描画処理回路１に対してＸ
方向とＹ方向のクリッピング領域を指定することになり
、指定外の領域への描画を防ぐことができる。ビットマ
ツプメモリ４は、描画処理回路１と、データ転送回路５
の双方からアクセスが可能な２ボートメモリであればよ
い。次に、第５図により、データ転送回路５の一実施例
を示す。データ転送回路５は、第１のビットマツプメモ
リ５、第２のビットマツプメモリ４と第５図の様に接続
されている。ｓｏｉはシーケンスコントローラでアリ、
バススイッチ５０２ヲ通り、ｃｐｖバス２と接続する。

ＣＰＵ　（図示せず）がシーケンスコントローラ５０１
内部の制御レジスタに動作状態を指示することによって
、第２のビットマツプメモリ４から第１のビットマツプ
メモリ３・＼の転送データの制御を行うように動作する
。

第２のビットマツプメモリ４のデータはデータ線５０３
を通りシフタ５０４に入力される。シフタ５０４の出力
はビットマスク５０５に入力され、ビットマスク５０６
の出力が論理演算回路５０７に与えられる。

シフタ５０４とビットマスク５０５は、第２のビットマ
ツプメモリ４のデータ、例えば１６ビツト幅のデータを
第１のビットマツプメモリ３の任意の領域に転送するた
めにビット単位にシフトを行い、有効なデータビット以
外をマスクするものであり、これらの機能によって、ビ
ット境界でのデータ転送を高速に行えるものである。次
にシフト、マスクしたデータを第１のビットマツプメモ
リ３に書込むために、第１のビットマツプメモリ３上に
、既に書かれたデータとの演算処理を行う部分がデータ
ラッチ５０７、。論理演算回路５０６である。データラ
ッテ５０７に、これから書込もうとするメモリデータを
予め蓄えておく。これは、第１のビットマツプメモリ３
に与えるアドレスジェネレータ５０８によって発生する
アドレスを用いて、書込み動作を行う前に、リード動作
を実行することにより実現する。データラッテ５０７゛
のデータとシフタ５０４、ビットマスク５０５を経由し
た、第２のビットマツプメモリ４のデータが、ＡＮＩ）
操作、ＯＲ操作、ＸＯＲ（排他的論理和）操作などの論
理演算を施されて、第１のビットマツプメモリ５ＶＣ書
込まれる。。

この操作は、第１のビットマツプメモリ３に書かれてい
るデータに対して、重ね書きや、置き換えなどの処理を
実行するためのものである。シフタ５０４、ビットマス
ク５０５．論理演算回路５０６はシーケンスコントロー
ラ５０１で制御される。またデータラッチ５０７０代り
にパタンを記憶するレジスタを用いることにより特定パ
タンでのぬしつぶしも可能となる。次にアドレス系の制
御について説明する。アドレス制御には、２系統あり、
１つは第１のビットマツプメモリ３のアドレス、１つは
第２のビットマツプメモリ４のアドレスを制御する。こ
れは、データのソースである第２のビットマツプメモリ
４とデータのデスティネーションである第１のビットマ
ツプメモリ３のアドレスを独立に制御する必要があるた
めである。それぞれのアドレス制御信号を発生させるた
めに、　ＣＰＵパス２を通して、レジスタファイル５０
９，５１０に必要なパラメータを書込む。パラメータと
しては例えばソースデータの先頭座標と終了座標、ソー
スデータのビットマツプ幅などをレジスタファイル５０
９に、デスティネーションデータの先頭座標と終了座標
、ビットマツプ幅などをレジスタファイル５１０にスト
アする。、５１１，５１２はパススイッチであり、パス
２の衝突を防止するものである。レジスタファイル５０
９．５１０にストアされたデータをもとに、ＡＬＵ（算
術論理演算装置）　５１３，５１４によってソースアド
レスとデスティネーションアドレスが演算され、ソース
アドレスはアドレスジェネレータ５１５によっ曵、第２
のビットマツプメモリ４のアドレスに変換されてアドレ
ス信号５１６となる。

ここでは、ＡＬＵ　５１５．５１４の制御回路について
は省略した。アドレスジェネレータ５０８は第１のビッ
トマツプメモリ３のアドレス信号５１７を発生する。

アドレスジェネレータ５１５，５０８はビットマツプメ
モリ３．４のタイプ、例えばスタティックＲＡＭ、ダイ
ナミックＲＡＭにより、その出力タイミングや制御信号
が異なるがこれらの使用するメモリ属合った制御信号も
発生するものである。タイミングコントローラ５１８は
外部からリセット信号（ＲＥＳ　）５１９、クロック信
号（ＣＬＫ　）　５２０　、ウェイト信号（ＷＡＩＴ　
）　５１２を得てデータ転送回路５の動作に必要なタイ
ミング信号を生成し、各回路に供給する。リセット信号
５１９は、内部状態の初期化に用い、クロック信号５２
０は、タイミング信号の基準クロックとして用いる。ま
たウェイト信号５２１は描画処理回路１との同期化を行
うための信号となる。即ち、描画処理回路１が、ビット
マツプメモリ４への描画処理を終了したことを知らせ、
データ転送動作に移行してもよいことを知らせる信号と
なる。

第６図に本発明の他の実施例について示す。同一番号は
、同一物を示す。描画処理回路１は、第２のビットマツ
プメモリ４への描画と、第１のビットマツプメモリ３へ
の描画を切換え回路１０．１１によって、選択描画でき
る。選択信号１２は、描画処理回路１が、第１のビット
マツプメモリ３と第２のビットマツプメモリ４のどちら
に描画するかを選択する信号で描画対象を切換える動作
をする。

これによゆ、第２のビットマツプメモリ４の領域よりも
大きな領域に描画をする場合、例えば、ポイント数の大
きな文字フォント等の描画については、直接、第１のビ
ットマツプメモリ３に描画を行うことにより実現する。

この場合は、描画処理回路１のアドレス計算が複雑とな
ることや、ＬＳＩの外部にある、第１のビットマツプメ
モリ３に描画することから処理速度の低下が発生するが
、通常の文字フォントサイズを超える特殊な文字を描画
することから、処理速度よりも、第２のビットマツプメ
モリ４の佃域を超える文字や図形の描画も可能であるこ
とのメリットの方が太きい。

また、制御回路とメモリ間の信号遅延を低減するために
、描画処理回路１、第２のビットマツプメモリ４、デー
タ転送回路５及び切換え回路１０゜１１をひとつのＬＳ
Ｉ上に集積化することも可能である。この時は、各回路
間の遅延を最小に抑えることができ、また多数の入出力
信号線をＬＳＩ内部に取込むことにより、ＬＳＩの信号
端子も減らすことが可能となる。同一チップへの集積化
は、上記回路すべてについて行う必要はなく、集積化の
規模と機能、性能に応じて集積化すればよい。このとき
、各ブロック間の信号の接続情報（インタフェース）を
統一化することにより、同一インタフェースを持つ、他
の描画処理回路１を集積化することや、メモリ容量の異
なるビットマツプメモリ４を集積化することも可能であ
る。従って、システムの要求に合った機能モジュール（
メモリ、描画処理回路、データ転送回路など）を任意に
組合わせて集積化が可能となる。

さらに、描画処理回路１が処理する図形の中で特に漢字
等をベクトルで表現した、ベクトル文字やアウトライン
文字などは、文字フォントのデータフォーマットが統一
されておらず、メーカにより、異なるフォーマットとな
っている。また文字品質の向上のためのデータ追加や、
文字データのデータ量を減らすために、様々な手法でデ
ータの圧縮を行うなど、ベクトル文字のフォーマットは
多様化している。そこで、これらの各種のフォーマット
にも対応できるよう、描画処理回路１に、プログラム処
理機能を持たせることによって、実現できる。すなわち
、描画処理回路１の動作を外部から与えるプログラムに
よし制御可能にすればよい。これは、マイクロプログラ
ムを外部書換え可能とする、プログラムを描画処理回路
１が外部メモリからフェッチし、実行するなどの方法に
より実現する。

本発明の応用システムの実施例を第７図を用いて説明す
る。描画処理回路１は、第２のビットマツプメモリ４に
文字フォントを描画する。この文字フォントのデータ形
式は、ベクトル文字でもアウトライン文字でもよい。こ
の文字フォントデータをもとに描画処理回路１はビット
データとして第２のビットマツプメモリ４に文字データ
を描画する。この時、描画処理回路１は、コードメモリ
１３にも同時にデータを書込む。このデータは、例えば
、第２のビットマツプメモリ４に書込んだ文字フォント
の文字コードを書込み、かつ、その書込み位置の特定で
きる情報も印加する。本実施例テハ、第２のビットマツ
プメモリ４を４分割し、コードメモリ１３にこの分割に
対応する番号１〜４を与えておく。この分割頭載に書込
んだ文字コードを対応するコードメモリ１３内の領域に
記憶させることにより、現在、第２のビットマツプメモ
リ内に描画済の文字が容易に識別できる。第７図では、
領域１に文字”Ａ”、領域２に文字“Ｂ”、領域４に文
字°Ｚ“、で領域３は描画中である。この描画中の場合
は、旧データは無視され、新たな文字が描画されたこと
で、コードメモリ１３に文字コードを与える。このコー
ドメモリ１５により、次に描画しようとする文字が、既
に第２のビットマツプメモリ４に描画済の場合は、この
描画済文字データを利用することができる。これにより
、描画処理回路１による再描画が不要となり、処理の高
速化が図れる。また、使用頻度の多い文字については、
常に第２のビットマツプメモリ４内に常駐させる方法も
考えられる。

このように本実施例に述べた回路方式を、ベクトル文字
や、アウトライン文字などの描画処理に用いることによ
ゆ、高速に外形線文字描画装置を実現できる。また、外
形線文字に限らず、一般図形、直線９円などについても
同様に、高速な描画処理装置を実現できる。

〔発明の効果〕

本発明によれば、文字フォントなどの図形の描画を高速
メモリに書込み、描画処理と独立に、高速メモリの内容
をビットマツプメモリに、転送可能でパイプライン処理
が行えるため、図形描画性能を向上させることができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の概念ブロック図、第２図は
本発明の他の実施例のブロック図、第６図は第２図の回
路の動作タイミング図、第１図は第２のビットマツプメ
モリの機能を説明する模式図、第ギ図は、本発明の一実
施例のデータ転送回路の回路ブロック図、第魯図は、本
発明の他の実を 流側のブロック図、第＊図は、本発明の他の実施と 例のブロック図、第チ図は、従来の描画方式のブロック
図である。 １・・・・・・・・・・・・描画処理回路２・・・・・
・・・・・・・バス ３・・・・・・パ・・・・・第１のビットマツプメモリ
４・・・・・・・・・・・・第２のビットマツプメモリ
５・・・・・・・・・・・・データ転送回路第１図 第２図 第３図 （ｂ、） 第　４　図 （Ｃ） ８５　図 第　６　図 第　７　図 第８　図 べ又

Claims (1)

1. 【特許請求の範囲】 １、表示、あるいは印刷のために、文字や図形等の情報
   をドット単位で記憶するビットマップメモリと、前記ビ
   ットマップメモリに表示、印刷情報を書き込む描画処理
   回路と、前記ビットマップメモリの情報を順次読出して
   、表示、あるいは印字用のデータに変換する変換手段を
   有する文字図形描画装置において、前記ビットマップメ
   モリと前記描画処理回路の間に、第２のビットマップメ
   モリと、前記第１のビットマップメモリと前記第２のビ
   ットマップメモリの間のデータ転送を行う転送手段を設
   けたことを特徴とする文字図形描画装置。 ２、請求項１において、前記第２のビットマップメモリ
   は前記第１のビットマップメモリの容量よりも少ない容
   量をもつメモリを少くとも１個以上備え、前記描画処理
   回路は、前記第２のビットマップメモリに描画処理を行
   うことにより前記第１のビットマップメモリへの描画を
   実行する手段を設けたことを特徴とする文字図形描画装
   置。 ３、請求項１の文字図形描画装置において、前記第２の
   ビットマップメモリが描画領域の大きさに応じて分割さ
   れることを特徴とする文字図形描画方式。 ４、請求項１において、前記第２のビットマップメモリ
   に対する描画処理回路による描画動作と前記転送手段を
   独立して動作させることを特徴とする文字図形描画方式
   。 ５、請求項１において、前記描画処理回路は、前記第２
   のビットマップメモリへのデータ描画を行う経路と共に
   、前記第１のビットマップメモリへのデータ描画経路を
   備え、前記第２のビットマップメモリと前記第１のビッ
   トマップメモリへの描画経路を切換える手段を有する請
   求項１記載の文字図形描画装置。 ６、少くとも描画処理回路と第２のビットマップメモリ
   を同一集積回路で構成したことを特徴とする請求項１に
   記載の文字図形描画装置の製造方法。 ７、請求項１記載の文字図形描画装置において、前記描
   画処理回路、前記第２のビットマップメモリ、前記デー
   タ転送手段を各々機能モジュールとして構成し、前記各
   機能モジュール間の接続情報を統一化すると共に前記機
   能モジュールあるいは前記機能モジュールのスーパセッ
   ト／サブセットを組合せて集積回路化したことを特徴と
   する文字図形描画装置。 ８、文字や図形等の情報をドット単位で記憶するビット
   マップメモリと、前記ビットマップメモリにベクトル文
   字情報をプログラム制御により書込む描画処理回路と、
   前記ビットマップメモリの情報を順次読出して、表示あ
   るいは印字用のデータに変換する手段を有する文字図形
   描画装置において、前記ビットマップメモリと前記文字
   描画処理回路の間に、第２のビットマップメモリを設け
   、前記第１のビットマップメモリと前記第２のビットマ
   ップメモリの間のデータ転送手段を設け、前記文字描画
   処理回路が、前記第２のビットマップメモリに描画する
   手順を示す処理プログラムをベクトル文字フォーマット
   に従って可変とすることを特徴とする文字図形描画装置
   。 ９、前記第２のビットマップメモリを文字、図形データ
   キャッシュメモリとして用い、前記第２のビットマップ
   メモリ内に既に描画完了している文字、図形データを再
   び前記第１のビットマップメモリに転送する場合は、前
   記描画処理回路は再描画せずに、前記第２のビットマッ
   プメモリ内の文字、図形データを用いることを特徴とす
   る請求項１記載の文字図形描画装置。