JPH01231362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01231362A JPH01231362A JP63057935A JP5793588A JPH01231362A JP H01231362 A JPH01231362 A JP H01231362A JP 63057935 A JP63057935 A JP 63057935A JP 5793588 A JP5793588 A JP 5793588A JP H01231362 A JPH01231362 A JP H01231362A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多結晶シリコン（Ｓｔ）抵抗の製造方法に関
し、特に、高抵抗の多結晶Ｓｉ抵抗を抵抗素子として用
いる半導体装置の製造に適用して好適なものである。
し、特に、高抵抗の多結晶Ｓｉ抵抗を抵抗素子として用
いる半導体装置の製造に適用して好適なものである。
本発明による多結晶シリコン抵抗の製造方法は、温度上
昇に伴う多結晶シリコン抵抗の抵抗値の変化を表す曲線
が抵抗値の増加の緩やかな部分と急な部分とを有する場
合に、上記抵抗値の増加の緩やかな部分から急な部分に
変わる所定温度以下の温度で熱処理を行うことにより上
記抵抗値を制御することによって、抵抗値を安定して得
ることができる。また、上記抵抗値の増加の緩やかな部
分から２．な部分に変わる所定温度以上の温度で熱処理
を複数回繰り返して行うことにより上記抵抗値を制御す
ることによって、高い抵抗値を精度良く得ることができ
る。
昇に伴う多結晶シリコン抵抗の抵抗値の変化を表す曲線
が抵抗値の増加の緩やかな部分と急な部分とを有する場
合に、上記抵抗値の増加の緩やかな部分から急な部分に
変わる所定温度以下の温度で熱処理を行うことにより上
記抵抗値を制御することによって、抵抗値を安定して得
ることができる。また、上記抵抗値の増加の緩やかな部
分から２．な部分に変わる所定温度以上の温度で熱処理
を複数回繰り返して行うことにより上記抵抗値を制御す
ることによって、高い抵抗値を精度良く得ることができ
る。
集積度の高いスタティックＲＡＭ （Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、高抵抗多結晶
Ｓｉ負荷型スタティックＲＡＭが主流となっている。第
３図に示すように、この高抵抗多結晶Ｓｔ負荷型スタテ
ィックＲＡＭのメモリセルは、高抵抗多結晶Ｓｉ抵抗Ｒ
＋及びＭＩＳＦＥＴＱ、から成るインバータと高抵抗多
結晶Ｓｔ低抵抗１及びＭＩＳＦＥＴ（ｂから成るインバ
ータとの２個のインバータの一方の出力を他方の入力に
接続したフリップフロップと、メモリセル外とのデータ
のやりとりのためのスイッチ用ＭＩＳＦＥＴＱ３ 、Ｑ
、とから成る。
ｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、高抵抗多結晶
Ｓｉ負荷型スタティックＲＡＭが主流となっている。第
３図に示すように、この高抵抗多結晶Ｓｔ負荷型スタテ
ィックＲＡＭのメモリセルは、高抵抗多結晶Ｓｉ抵抗Ｒ
＋及びＭＩＳＦＥＴＱ、から成るインバータと高抵抗多
結晶Ｓｔ低抵抗１及びＭＩＳＦＥＴ（ｂから成るインバ
ータとの２個のインバータの一方の出力を他方の入力に
接続したフリップフロップと、メモリセル外とのデータ
のやりとりのためのスイッチ用ＭＩＳＦＥＴＱ３ 、Ｑ
、とから成る。
符号ＷＬはワード線、符号ＤＬ、ＤＬはデータ線である
。なお、ＶＣＣは電源を表す。
。なお、ＶＣＣは電源を表す。
上述の高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭにお
ける高抵抗多結晶Ｓｉ抵抗Ｒ＋ 、Ｒｇは待機時（スタ
ンバイ時）消費電流の大きさを決定するため、その抵抗
値を高い値に精度良く制御することが重要である。
ける高抵抗多結晶Ｓｉ抵抗Ｒ＋ 、Ｒｇは待機時（スタ
ンバイ時）消費電流の大きさを決定するため、その抵抗
値を高い値に精度良く制御することが重要である。
上述の高抵抗多結晶Ｓｉ抵抗Ｒ１、Ｒ１は従来、眉間絶
縁膜上にノンドープの多結晶Ｓｉ膜を形成し、これをパ
ターンニングすることにより形成されていた。そして、
その後の工程は次のようにして進められていた。すなわ
ち、まず全面に二層目の層間絶縁膜を形成した後、この
眉間絶縁膜上に一層目のアルミニウム（Ａ１）膜を形成
する。次に、この＾１ｆｆＪをパターンニングすること
によりデータ線ＤＬ、ＤＬを形成した後、全面に三層目
の層間絶縁膜を形成する。この後、例えば４００°Ｃで
６０分間シンター（ＡＩ配線の良好なコンタクトを得る
ために行う熱処理）を行う。次に、この眉間絶縁膜上に
二層目のＡＩ膜を形成した後、このＡＩ膜をパターンニ
ングすることにより二層目のＡＩ配線を形成する。次に
、全面にパッシベーション膜を形成した後、例えば４０
０〜４５０°Ｃで３０〜６０分間シンター（最終シンタ
ー）を行う。
縁膜上にノンドープの多結晶Ｓｉ膜を形成し、これをパ
ターンニングすることにより形成されていた。そして、
その後の工程は次のようにして進められていた。すなわ
ち、まず全面に二層目の層間絶縁膜を形成した後、この
眉間絶縁膜上に一層目のアルミニウム（Ａ１）膜を形成
する。次に、この＾１ｆｆＪをパターンニングすること
によりデータ線ＤＬ、ＤＬを形成した後、全面に三層目
の層間絶縁膜を形成する。この後、例えば４００°Ｃで
６０分間シンター（ＡＩ配線の良好なコンタクトを得る
ために行う熱処理）を行う。次に、この眉間絶縁膜上に
二層目のＡＩ膜を形成した後、このＡＩ膜をパターンニ
ングすることにより二層目のＡＩ配線を形成する。次に
、全面にパッシベーション膜を形成した後、例えば４０
０〜４５０°Ｃで３０〜６０分間シンター（最終シンタ
ー）を行う。
ところで、上述の高抵抗多結晶Ｓｉ負荷型スタティック
ＲＡＭにおいては、信頼性（特に耐湿性）向上のために
、プラズマＣＶＤ法により形成された窒化シリコン膜（
以下、ｐ−５ｉＮ膜という）をパッシベーション膜とし
て用いている。
ＲＡＭにおいては、信頼性（特に耐湿性）向上のために
、プラズマＣＶＤ法により形成された窒化シリコン膜（
以下、ｐ−５ｉＮ膜という）をパッシベーション膜とし
て用いている。
なお、本発明に関連する先行技術文献としては、半導体
層に不純物を導入して高抵抗体を得る半導体装置の製造
方法において、上記半導体層が水素を含有していない状
態の不純物濃度上昇に伴う上記半導体層の抵抗値の上昇
部と、上記半導体層が水素を含有した状態の不純物濃度
上昇に伴う上記半導体層の抵抗値の下降部との交点近傍
に、上記半導体層に導入する不純物の濃度を選ぶことに
より、抵抗値の変動が小さく再現性の高い高抵抗体を製
造する方法に関する特開昭６２−１８６５５６号公報が
挙げられる。
層に不純物を導入して高抵抗体を得る半導体装置の製造
方法において、上記半導体層が水素を含有していない状
態の不純物濃度上昇に伴う上記半導体層の抵抗値の上昇
部と、上記半導体層が水素を含有した状態の不純物濃度
上昇に伴う上記半導体層の抵抗値の下降部との交点近傍
に、上記半導体層に導入する不純物の濃度を選ぶことに
より、抵抗値の変動が小さく再現性の高い高抵抗体を製
造する方法に関する特開昭６２−１８６５５６号公報が
挙げられる。
しかしながら、本発明者が行った実験の結果によれば、
上述のバッジベージジン膜や眉間絶縁膜としてｐ−５ｉ
Ｎ膜を用いた場合には、上述の最終シンターの前後で高
抵抗多結晶Ｓｉ抵抗Ｒ＋、Ｒｔの抵抗値が著しく増加し
てしまう。この原因は、ｐ−５ｉＮ膜中に（Ｎ−Ｈ）の
形で残留していた（Ｈ）が上記最終シンク−時に解離し
、この（Ｈ）が高抵抗多結晶Ｓｉ抵抗Ｒ＋、Ｒｇ中に数
百人の深さに拡散して［Ｓｉ −Ｈ］結合を形成するた
めである。
上述のバッジベージジン膜や眉間絶縁膜としてｐ−５ｉ
Ｎ膜を用いた場合には、上述の最終シンターの前後で高
抵抗多結晶Ｓｉ抵抗Ｒ＋、Ｒｔの抵抗値が著しく増加し
てしまう。この原因は、ｐ−５ｉＮ膜中に（Ｎ−Ｈ）の
形で残留していた（Ｈ）が上記最終シンク−時に解離し
、この（Ｈ）が高抵抗多結晶Ｓｉ抵抗Ｒ＋、Ｒｇ中に数
百人の深さに拡散して［Ｓｉ −Ｈ］結合を形成するた
めである。
このように、最終シンターにより高抵抗多結晶Ｓｔ低抵
抗１．Ｒ２の抵抗値が著しく増加してしまうため、高い
抵抗値を安定して得ることが難しいという問題があった
。
抗１．Ｒ２の抵抗値が著しく増加してしまうため、高い
抵抗値を安定して得ることが難しいという問題があった
。
従って本発明の目的は、抵抗値を安定して得ることがで
きる多結晶シリコン抵抗の製造方法を提供することにあ
る。
きる多結晶シリコン抵抗の製造方法を提供することにあ
る。
本発明の他の目的は、高い抵抗値を精度良く得ることが
できる多結晶シリコン抵抗の製造方法を提供することに
ある。
できる多結晶シリコン抵抗の製造方法を提供することに
ある。
〔課題を解決するための手段〕
本発明は、温度上昇に伴う多結晶シリコン抵抗の抵抗値
の変化を表す曲線が抵抗値の増加の緩やかな部分と急な
部分とを有し、上記抵抗値の増加の緩やかな部分から急
な部分に変わる所定温度以下の温度で熱処理を行うこと
により抵抗値を制御するようにした多結晶シリコン抵抗
の製造方法である。
の変化を表す曲線が抵抗値の増加の緩やかな部分と急な
部分とを有し、上記抵抗値の増加の緩やかな部分から急
な部分に変わる所定温度以下の温度で熱処理を行うこと
により抵抗値を制御するようにした多結晶シリコン抵抗
の製造方法である。
さらに、本発明は、温度上昇に伴う多結晶シリコン抵抗
の抵抗値の変化を表す曲線が抵抗値の増加の緩やかな部
分と急な部分とを有し、上記抵抗値の増加の緩やかな部
分から急な部分に変わる所定温度以上の温度で熱処理を
複数回繰り返して行うことにより上記抵抗値を制御する
ようにした多結晶シリコン抵抗の製造方法である。
の抵抗値の変化を表す曲線が抵抗値の増加の緩やかな部
分と急な部分とを有し、上記抵抗値の増加の緩やかな部
分から急な部分に変わる所定温度以上の温度で熱処理を
複数回繰り返して行うことにより上記抵抗値を制御する
ようにした多結晶シリコン抵抗の製造方法である。
（作用〕
第１図は、高抵抗多結晶Ｓｔ負荷型スタティックＲＡＭ
における高抵抗多結晶Ｓｉ抵抗Ｒ＋、Ｒｚの抵抗値の変
化を最終シンターの温度を変えて測定した結果を示す。
における高抵抗多結晶Ｓｉ抵抗Ｒ＋、Ｒｚの抵抗値の変
化を最終シンターの温度を変えて測定した結果を示す。
なお、−回目のシンターは４００°Ｃで６０分間行った
。
。
第１図に示すように、約３５０°Ｃ以下の温度では抵抗
値は約０．７ＴΩでほぼ一定であるが、約３５０℃以上
の温度では急激に抵抗値が増加し始め、約４２５°Ｃ以
上の温度では１０７０以上の極めて高い抵抗値が得られ
ている。なお、パッシベーション膜や眉間絶縁膜として
ｐ ５ｉＮｌｐｌを用いない場合の抵抗値（約０．５
ＴΩ）を比較のために第１図に示した。
値は約０．７ＴΩでほぼ一定であるが、約３５０℃以上
の温度では急激に抵抗値が増加し始め、約４２５°Ｃ以
上の温度では１０７０以上の極めて高い抵抗値が得られ
ている。なお、パッシベーション膜や眉間絶縁膜として
ｐ ５ｉＮｌｐｌを用いない場合の抵抗値（約０．５
ＴΩ）を比較のために第１図に示した。
第１図に示すような抵抗値の最終シンター温度依存性が
得られる理由は未だ完全に明らかではないが、定性的に
は次のように説明することができる。すなわち、抵抗値
が増加し始める約３５０°Ｃという温度は、パッシベー
ション膜等として用いたｐ−５ｉＮ膜中の（Ｎ−Ｈ）結
合が切れて（Ｈ）が解離し始める温度である。この約３
５０°Ｃ以下の温度では（Ｈ）の解離はほとんど起きな
いため、最終シンターによる高抵抗多結晶Ｓｉ抵抗Ｒ＋
、Ｒｚの抵抗値の増加はほとんど生じない。一方、こ
の約３５０″Ｃ以上の温度では温度上昇に伴い解離する
（Ｈ）の量が急激に多くなり、その結果多量の（Ｈ）が
高抵抗多結晶Ｓｉ抵抗Ｒ，、Ｒ，中に拡散して（Ｓｉ
−Ｈ）結合を形成することにより抵抗値が急激に増加す
る。
得られる理由は未だ完全に明らかではないが、定性的に
は次のように説明することができる。すなわち、抵抗値
が増加し始める約３５０°Ｃという温度は、パッシベー
ション膜等として用いたｐ−５ｉＮ膜中の（Ｎ−Ｈ）結
合が切れて（Ｈ）が解離し始める温度である。この約３
５０°Ｃ以下の温度では（Ｈ）の解離はほとんど起きな
いため、最終シンターによる高抵抗多結晶Ｓｉ抵抗Ｒ＋
、Ｒｚの抵抗値の増加はほとんど生じない。一方、こ
の約３５０″Ｃ以上の温度では温度上昇に伴い解離する
（Ｈ）の量が急激に多くなり、その結果多量の（Ｈ）が
高抵抗多結晶Ｓｉ抵抗Ｒ，、Ｒ，中に拡散して（Ｓｉ
−Ｈ）結合を形成することにより抵抗値が急激に増加す
る。
第１図に示すような抵抗値の最終シンター温度依存性か
ら、最終シンター温度を約３５０°Ｃ以下にすることに
より、約０．７ＴΩの抵抗値を安定して得ることができ
ることがわかる。また、より高い抵抗値が必要な場合に
は、最終シンターを約３５０°Ｃ以上の温度で複数回操
り返して行うことにより、極めて高い抵抗値を精度良く
得ることができることがわかる。
ら、最終シンター温度を約３５０°Ｃ以下にすることに
より、約０．７ＴΩの抵抗値を安定して得ることができ
ることがわかる。また、より高い抵抗値が必要な場合に
は、最終シンターを約３５０°Ｃ以上の温度で複数回操
り返して行うことにより、極めて高い抵抗値を精度良く
得ることができることがわかる。
以上の説明は第１図に基づくものであるが、以上で述べ
たことは、一般に熱処理温度の変化に伴う多結晶Ｓｉ抵
抗の抵抗値の変化を表す曲線が抵抗値の増加の緩やかな
部分と急な部分とを有する場合について言えることであ
る。
たことは、一般に熱処理温度の変化に伴う多結晶Ｓｉ抵
抗の抵抗値の変化を表す曲線が抵抗値の増加の緩やかな
部分と急な部分とを有する場合について言えることであ
る。
すなわち、上記した第１の手段によれば、多結晶Ｓｔ低
抵抗抵抗値を安定して得ることができる。
抵抗抵抗値を安定して得ることができる。
さらに、上記した第２の手段によれば、高い抵抗値を精
度良く得ることができる。
度良く得ることができる。
〔実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、２５６にビットの高抵抗多結晶
Ｓｉ負荷型スタティックＲＡＭに本発明を適用した実施
例である。
明する。この実施例は、２５６にビットの高抵抗多結晶
Ｓｉ負荷型スタティックＲＡＭに本発明を適用した実施
例である。
まず、本実施例による高抵抗多結晶Ｓｉ負荷型スタティ
ックＲＡＭの完成状態の構造について説明する。なお、
この高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭのメ″
モリセルの等価回路は第３図に示す通りである。
ックＲＡＭの完成状態の構造について説明する。なお、
この高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭのメ″
モリセルの等価回路は第３図に示す通りである。
第１図に示すように、本実施例による高抵抗多結晶Ｓｔ
負荷型スタティックＲＡＭにおいては、例えばｎ型Ｓｉ
基板のような半導体基板１中に例えばｐウェル２が形成
されている。このｐウェル２の表面には例えば５ｉＣｈ
膜のようなフィールド絶縁膜３が選択的に形成され、こ
れによって素子間分離が行われている。さらに、このフ
ィールド絶縁膜３の下方には、例えばＰ゛型のチャネル
ストッパー４が形成されている。
負荷型スタティックＲＡＭにおいては、例えばｎ型Ｓｉ
基板のような半導体基板１中に例えばｐウェル２が形成
されている。このｐウェル２の表面には例えば５ｉＣｈ
膜のようなフィールド絶縁膜３が選択的に形成され、こ
れによって素子間分離が行われている。さらに、このフ
ィールド絶縁膜３の下方には、例えばＰ゛型のチャネル
ストッパー４が形成されている。
上記フィールド絶縁膜３で囲まれた活性領域の表面には
例えばＳｉ０ｇ膜のようなゲート絶縁膜５が形成され、
このゲート絶縁膜５及び上記フィールド絶縁膜３上に例
えば多結晶Ｓｉから成るワードＩＷＬ及びゲート電極Ｇ
が形成されている。また、上記ｐウェル２中には、上記
ワード線ＷＬに対して自己整合的に例えばｎ゛型のソー
ス領域６及びドレイン領域７が形成されている。これら
のワード線ＷＬ、ソース領域６及びドレイン領域７によ
りｎチャネルのＭ Ｉ Ｓ Ｆ ＥＴＱ３が構成されて
いる。また、上記ゲート電極Ｇと、上記ｐウェル２中に
おいてこのゲート電極Ｇに対して自己整合的に形成され
ているソース領域及びドレイン領域（図示せず）とによ
りｎチャネルのＭＩＳＦＥＴＱ！が構成されている。
例えばＳｉ０ｇ膜のようなゲート絶縁膜５が形成され、
このゲート絶縁膜５及び上記フィールド絶縁膜３上に例
えば多結晶Ｓｉから成るワードＩＷＬ及びゲート電極Ｇ
が形成されている。また、上記ｐウェル２中には、上記
ワード線ＷＬに対して自己整合的に例えばｎ゛型のソー
ス領域６及びドレイン領域７が形成されている。これら
のワード線ＷＬ、ソース領域６及びドレイン領域７によ
りｎチャネルのＭ Ｉ Ｓ Ｆ ＥＴＱ３が構成されて
いる。また、上記ゲート電極Ｇと、上記ｐウェル２中に
おいてこのゲート電極Ｇに対して自己整合的に形成され
ているソース領域及びドレイン領域（図示せず）とによ
りｎチャネルのＭＩＳＦＥＴＱ！が構成されている。
符号８は例えば膜厚が１５０ｎｍのＳｉ０ｇ膜のような
眉間絶縁膜である。また、符号Ｒ８は例えば膜厚が１５
０ｎｍのノンドープの多結晶Ｓｉ膜から成る高抵抗多結
晶Ｓｉ抵抗である。この高抵抗多結晶Ｓｔ低抵抗１の一
端は、上記層間絶縁膜８に形成されたコンタクトホール
Ｃ３を通じて上記ｎチャネルＭ Ｉ Ｓ Ｆ ＥＴＱｓ
のソース領域６及び上記ｎチャネルＭＩＳＦＥＴＱ、の
ゲート電極Ｇに接続されている。符号９は二層目の眉間
絶縁膜であり、例えば膜厚が１１００ｎのＳｉ０ｇ膜と
膜厚が例えば５０ｎｍのｐ−５ｉＮ膜と膜厚が例えば６
００ｎｍのヒ素シリケートガラス（ＡｓＳＧ）膜との三
層の膜から成る。この層間絶縁膜９の上には、−層目の
ＡＩ膜から成るデータ線ＤＬが形成されている。このデ
ータ線ＤＬは、上記層間絶縁膜８．９に形成されたコン
タクトホールＣ８を通じて上記ｎチャネルＭ Ｉ Ｓ
Ｆ ＥＴ（ｌｈのドレイン領域７に接続されている。符
号１０は三層目の眉間絶縁膜であって、例えば膜厚が１
１００ｎのｐ −５ｉＮ膜と膜厚が例えば６００ ｎｍ
のリンシリケートガラス（ＰＳＧ）膜との二層の膜から
成る。この眉間絶縁膜１０の上には二層目のＡＩ膜から
成る配線１１が形成されている。なお、この配線１１に
よりワード１ＪＷＬが二重化され、これによってワード
線ＷＬが低抵抗化されている。さらに、符号１２はパッ
シベーション膜であって、例えば、膜厚が例えば７００
ｎｍのＰＳＧ膜と膜厚が例えば３００ｎｍのｐ −５ｉ
Ｎ膜との二層の膜から成る。
眉間絶縁膜である。また、符号Ｒ８は例えば膜厚が１５
０ｎｍのノンドープの多結晶Ｓｉ膜から成る高抵抗多結
晶Ｓｉ抵抗である。この高抵抗多結晶Ｓｔ低抵抗１の一
端は、上記層間絶縁膜８に形成されたコンタクトホール
Ｃ３を通じて上記ｎチャネルＭ Ｉ Ｓ Ｆ ＥＴＱｓ
のソース領域６及び上記ｎチャネルＭＩＳＦＥＴＱ、の
ゲート電極Ｇに接続されている。符号９は二層目の眉間
絶縁膜であり、例えば膜厚が１１００ｎのＳｉ０ｇ膜と
膜厚が例えば５０ｎｍのｐ−５ｉＮ膜と膜厚が例えば６
００ｎｍのヒ素シリケートガラス（ＡｓＳＧ）膜との三
層の膜から成る。この層間絶縁膜９の上には、−層目の
ＡＩ膜から成るデータ線ＤＬが形成されている。このデ
ータ線ＤＬは、上記層間絶縁膜８．９に形成されたコン
タクトホールＣ８を通じて上記ｎチャネルＭ Ｉ Ｓ
Ｆ ＥＴ（ｌｈのドレイン領域７に接続されている。符
号１０は三層目の眉間絶縁膜であって、例えば膜厚が１
１００ｎのｐ −５ｉＮ膜と膜厚が例えば６００ ｎｍ
のリンシリケートガラス（ＰＳＧ）膜との二層の膜から
成る。この眉間絶縁膜１０の上には二層目のＡＩ膜から
成る配線１１が形成されている。なお、この配線１１に
よりワード１ＪＷＬが二重化され、これによってワード
線ＷＬが低抵抗化されている。さらに、符号１２はパッ
シベーション膜であって、例えば、膜厚が例えば７００
ｎｍのＰＳＧ膜と膜厚が例えば３００ｎｍのｐ −５ｉ
Ｎ膜との二層の膜から成る。
上述のように構成された高抵抗多結晶Ｓｉ負荷型スタテ
ィックＲＡＭにおける高抵抗多結晶Ｓｔ低抵抗２の抵抗
値の最終シンター温度依存性は第１図に示す通りである
。この第１図から、最終シンターを約３５０ ”Ｃ以下
の温度で行うことにより、約０．７ＴΩの抵抗値を安定
して得ることができる。
ィックＲＡＭにおける高抵抗多結晶Ｓｔ低抵抗２の抵抗
値の最終シンター温度依存性は第１図に示す通りである
。この第１図から、最終シンターを約３５０ ”Ｃ以下
の温度で行うことにより、約０．７ＴΩの抵抗値を安定
して得ることができる。
一方、より高い抵抗値を得る場合には、まず約３５０’
Ｃ以上のある温度で例えば１０〜２０分間だけシンター
を行った後、抵抗値を測定する。この測定された抵抗値
が目標とする抵抗値以下であれば、より高い温度で再度
シンターを行い、その後抵抗値を測定し、目標とする抵
抗値が得られるまでこれを繰り返す。このようにするこ
とによって、１〜ＩＯＴΩの極めて高い抵抗値を精度良
く得ることができる。なお、本実施例においては、上述
の抵抗値の急激な増加は、パッシベーション膜１２を構
成するｐ−５ｉＮ膜中の（Ｈ）と、眉間絶縁膜９．１０
を構成するｐ−３ｉＮ膜中の（Ｈ）とが高抵抗多結晶Ｓ
ｉ抵抗Ｒ１中に拡散されることに起因するものである。
Ｃ以上のある温度で例えば１０〜２０分間だけシンター
を行った後、抵抗値を測定する。この測定された抵抗値
が目標とする抵抗値以下であれば、より高い温度で再度
シンターを行い、その後抵抗値を測定し、目標とする抵
抗値が得られるまでこれを繰り返す。このようにするこ
とによって、１〜ＩＯＴΩの極めて高い抵抗値を精度良
く得ることができる。なお、本実施例においては、上述
の抵抗値の急激な増加は、パッシベーション膜１２を構
成するｐ−５ｉＮ膜中の（Ｈ）と、眉間絶縁膜９．１０
を構成するｐ−３ｉＮ膜中の（Ｈ）とが高抵抗多結晶Ｓ
ｉ抵抗Ｒ１中に拡散されることに起因するものである。
また、ｐ−５ｉＮ膜％からの［Ｈ］の拡散により、ワー
ド線ＷＬやゲート電極Ｇとゲート絶縁膜５との間のＳｔ
Ｏ！ −Ｓｔ界面のトラップ密度を低減することがで
きるため、ｎチャネルＭＩＳＦＥＴＱ、、Ｑｔの電気的
特性の向上を図ることができる。
ド線ＷＬやゲート電極Ｇとゲート絶縁膜５との間のＳｔ
Ｏ！ −Ｓｔ界面のトラップ密度を低減することがで
きるため、ｎチャネルＭＩＳＦＥＴＱ、、Ｑｔの電気的
特性の向上を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、本発明を高抵抗多結
晶Ｓｉ負荷型スタティックＲＡＭに適用した場合につい
て説明したが、本発明は高抵抗多結晶Ｓｉ抵抗を用いる
各種の半導体装置に適用することが可能である。
晶Ｓｉ負荷型スタティックＲＡＭに適用した場合につい
て説明したが、本発明は高抵抗多結晶Ｓｉ抵抗を用いる
各種の半導体装置に適用することが可能である。
本発明によれば、抵抗値の増加の緩やかな部分から急な
部分に変わる所定温度以下の温度で抵抗値を制御するよ
うにしているので、多結晶シリコン抵抗の抵抗値を安定
して得ることができる。
部分に変わる所定温度以下の温度で抵抗値を制御するよ
うにしているので、多結晶シリコン抵抗の抵抗値を安定
して得ることができる。
さらに、抵抗値の増加の緩やかな部分から急な部分に変
わる所定温度以上の温度で熱処理を複数回繰り返して行
うことにより抵抗値を制御するようにしているので、高
い抵抗値を精度良く得ることができる。
わる所定温度以上の温度で熱処理を複数回繰り返して行
うことにより抵抗値を制御するようにしているので、高
い抵抗値を精度良く得ることができる。
第１図は高抵抗多結晶Ｓｔ負荷型スタティックＲＡＭに
おける高抵抗多結晶Ｓｉ抵抗の抵抗値の最終シンター温
度依存性を示すグラフ、第２図は本発明の一実施例によ
る高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭを示す断
面図、第３図は高抵抗多結晶Ｓｉ負荷型スタティックＲ
ＡＭのメモリセルの等価回路を示す回路図である。 図面における主要な符号の説明 ｌ：半導体基板、 ３：フィールド絶縁膜、６：ソース
領域、 ７：ドレイン領域、 ８．９．１０：眉間
絶縁膜、 １２：パッシベーシッン膜、ＷＬ：ワード線
、 Ｇ：ゲート電極、 ＤＬ、ＤＴ＝データ線、 Ｑ、
〜Ｑ、：ｎチャネルＭｉｓＦＥＴ。 最糸人ンンターｊｋ度 じ〔） 高−ｉΔ抗夕箱晶Ｓｉ他抗の捨机イ直の最奈浜ンンクー
限ｈ／Ｘ依へ−４生 第１図
おける高抵抗多結晶Ｓｉ抵抗の抵抗値の最終シンター温
度依存性を示すグラフ、第２図は本発明の一実施例によ
る高抵抗多結晶Ｓｉ負荷型スタティックＲＡＭを示す断
面図、第３図は高抵抗多結晶Ｓｉ負荷型スタティックＲ
ＡＭのメモリセルの等価回路を示す回路図である。 図面における主要な符号の説明 ｌ：半導体基板、 ３：フィールド絶縁膜、６：ソース
領域、 ７：ドレイン領域、 ８．９．１０：眉間
絶縁膜、 １２：パッシベーシッン膜、ＷＬ：ワード線
、 Ｇ：ゲート電極、 ＤＬ、ＤＴ＝データ線、 Ｑ、
〜Ｑ、：ｎチャネルＭｉｓＦＥＴ。 最糸人ンンターｊｋ度 じ〔） 高−ｉΔ抗夕箱晶Ｓｉ他抗の捨机イ直の最奈浜ンンクー
限ｈ／Ｘ依へ−４生 第１図
Claims (2)
- （１）温度上昇に伴う多結晶シリコン抵抗の抵抗値の変
化を表す曲線が抵抗値の増加の緩やかな部分と急な部分
とを有し、上記抵抗値の増加の緩やかな部分から急な部
分に変わる所定温度以下の温度で熱処理を行うことによ
り上記抵抗値を制御するようにしたことを特徴とする多
結晶シリコン抵抗の製造方法。 - （２）温度上昇に伴う多結晶シリコン抵抗の抵抗値の変
化を表す曲線が抵抗値の増加の緩やかな部分と急な部分
とを有し、上記抵抗値の増加の緩やかな部分から急な部
分に変わる所定温度以上の温度で熱処理を複数回繰り返
して行うことにより上記抵抗値を制御するようにしたこ
とを特徴とする多結晶シリコン抵抗の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057935A JP2754555B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057935A JP2754555B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231362A true JPH01231362A (ja) | 1989-09-14 |
| JP2754555B2 JP2754555B2 (ja) | 1998-05-20 |
Family
ID=13069877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057935A Expired - Fee Related JP2754555B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754555B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444880A (en) * | 1977-09-16 | 1979-04-09 | Nec Corp | Manufacture of semiconductor device |
| JPS58116758A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5989451A (ja) * | 1982-11-15 | 1984-05-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59125648A (ja) * | 1983-01-07 | 1984-07-20 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPS6074466A (ja) * | 1983-06-17 | 1985-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | ポリシリコン抵抗素子の製造方法及び該素子を用いた集積回路 |
-
1988
- 1988-03-11 JP JP63057935A patent/JP2754555B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444880A (en) * | 1977-09-16 | 1979-04-09 | Nec Corp | Manufacture of semiconductor device |
| JPS58116758A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5989451A (ja) * | 1982-11-15 | 1984-05-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59125648A (ja) * | 1983-01-07 | 1984-07-20 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPS6074466A (ja) * | 1983-06-17 | 1985-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | ポリシリコン抵抗素子の製造方法及び該素子を用いた集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754555B2 (ja) | 1998-05-20 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |