JPH01226062A - バス・リクエスト制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 外部記憶装置あるいは端末装置等と中央処理装置との間
でデータを入出力する複数のバス・リクエスタを備え、
その複数のバス・リクエスタからバス・アービタを介し
て順に特定のバス・リクエスタと中央処理装置との入出
力を実行するバス・リクエスト制御方式に関し、 中央処理装置によりバス・リクエスト優先順位を変更可
能にすることを目的とし、 バス・リクエスタとバス・アービタとの間に介装してバ
ス・リクエストの優先順位を変更するマルチプレクサと
、該マルチプレクサと中央処理装置との間に介装して前
記マルチプレクサにより変更するバス・リクエストの優
先順位を決定するレジスタとを設けた構成である。

（産業上の利用分野） 本発明は、外部記憶装置あるいは端末装置等と中央処理
装置との間でデータを入出力する複数のバス・リクエス
タを備え、その複数のバス・リクエスタからバス・アー
ビタを介して順に特定のバス・リクエスタと中央処理装
置（以下、ＣＰＵとする）との入出力を実行するバス・
リクエスト制御方式に関する。

〔従来の技術〕

従来、独立要求型式のバス・アービタを備えて複数のバ
ス・リクエスタからのバス・リクエストを集中制御する
バス・リクエスト方式を有するコンピュータ・システム
では、第４図で示すように、ＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）、ＨＤＣ（ハード・ディ
スク制御装置）、ＦＤＣ（フロッピー・ディスク制御装
置）、あるいは端末装置または５ＣＰＵ　（補助中央処
理装置）等を各個別に接続した複数のＮｏ。

１バス・リクエスタｌａ、Ｎｏ、２バス・リクエスタｌ
ｂ、Ｎｏ、３バス・リクエスタｌｃ、・φ・φ・・。

Ｎｏ、　ｎバス・リクエスタＩＸからなるバス・リクエ
スタ１をバス・アービタ２に独立したライン３ａ、３ｂ
、３ｃ、　・・・・、３ｘで並列に接続し、そのバス・
アービタ２をＣＰＵ４にライン５で接続して、独立要求
方式のバス・アービタ２を備えて集中制御するバス・リ
クエスト方式を構成している。

各バス・リクエスタ１　ｉ　（ｉ＝ａ、ｂ、ｃ・・・・
・・ｔＸ）からＣＰＵ４側へバス・リクエストが出力さ
れると、バス・アービタ２があらかじめ定められた順序
で、各バス・リクエスタ１１のバス・リクエストをライ
ン５よりＣＰＵ４へ出力して、共用するＣＰＵ４または
ＣＰＵ４のアドレス・バスあるいはデータ・バス等を占
有させる。このバス・アービタ２の出力順序は、通常、
接続された各バス・リクエスタ１１、たとえば番号１１
が若い順からｌａ、ｌｂ、ｌｃ、・・・・のように接続
された順に各々の優先度が設定され、その設定された優
先度に従って順に出力される。

（発明が解決しようとする課題） 上記従来のコンピュータ・システムでは、バス・アービ
タ２によるバス・リクエストの制御がシステムにより固
定されており、出力順序が不変である。たとえば、第５
図で示すように、バス・アービタ２に接続する各バス・
リクエスタ１　ｉ　（ｉ＝ａ、ｂ、ｃ、ｄ、ｅ）のうち
、システム構成の変更に伴なって、バス・リクエスタ１
ｄおよびバス・リクエスタ１ｅに使用頻度が高い装置が
接続された場合には、バス・リクエスタ１ｅまたはバス
・リクエスタ１ｆのバス・リクエストが他のバス・リク
エスタｌｉ　（ｉ＝ａ、ｂ。

Ｃ９またはｅ）の処理後に出力されるために、待ち時間
を含めた処理時間が長くなり、システムの性能が上がら
ないという問題点があった。

本発明は、上記問題点に鑑みてなされたもので、その技
術的課題はＣＰＵによりバス・リクエスト優先順位を変
更可能にしたバス・リクエスト制御方式を提供すること
にある。

（課題を解決する手段〕 本発明は、上記課題を解決する手段として、中央処理装
置４と接続させたバス・アービタ２に複数のバス・リク
エスタ１を独立したラインで並列に接続し、集中制御す
る独立要求型式のバス・アービタ２を備えたバス・リク
エスト制御方式を構成するにあたり、第１図に示すよう
に、バス・リクエスタ１とバス・アービタ２との間に介
装してバス・リクエストの優先順位を変更するマルチプ
レクサ１１と、該マルチプレクサ１１と中央処理装置４
との間に介装して前記マルチプレクサ１１により変更す
るバス・リクエストの優先順位を決定するレジスタ１２
とを設けたものである。

〔作用〕

本発明は上記構成により、中央処理装置４が各レジスタ
１２の内容を変更することによって、そのレジスタ１２
の内容に基づき決定するマルチプレクサ１１のバス・リ
クエストの優先順位が変更され、使用頻度の高いバス・
リクエスタ１から順に優先順位を高くして、システムの
使用効率を高める順位設定が行なえるようにする。

（実施例） 以下、本発明の一実施例をバス・リクエスタの個数ｎが
３個の場合に基づいて具体的に図示説明する。

第２図に示すように、バス・リクエスタ１の各々を、た
とえば最優先のバス・リクエスタｌａをＤＲＡＭ（ダイ
レクト・ランダム・アクセス・メモリ）リフレッシュを
行なうマスク・デバイス（以下、Ｎ００１バス・リクエ
スタ１ａとする）、第２位の優先順位になるバス・リク
エスタ１ｂをＤＭＡ　（ダイレクト・メモリ・アクセス
）リクエストを行なうマスク・デバイス（以下、Ｎｏ、
　２バス・リクエスタ１ｂとする）、そして第３位の優
先順位になるバス・リクエスタＩＣをシステム構成によ
って変るプリンタ制御用あるいは回路制御用に利用する
アダプタを設けたマスク・デバイス（以下、Ｎ００３バ
ス・リクエスタＩＣとする）を配設した場合について説
明する。

このＮ００１バス・リクエスタｌａ、Ｎｏ、２バス・リ
クエスタｌｂ、およびＮ００３バス・リクエスタ１ｃの
各々は、マルチプレクサ１１に対してそれぞれバス・リ
クエスタ１ａをライン３ａによって、バス・リクエスタ
１ｂをライン３ｂによって、バス・リクエスタＩＣをラ
イン３Ｃによって、それぞれ並列に接続する。

マルチプレクサ１１に接続するレジスタ１２は、バス・
リクエスタ１と同様に同じ個数のＮｏ、　　ルジスタ１
２ａ、Ｎｏ、２レジスタ１２ｂ。

Ｎｏ、　３レジスタ１２ｃからなり、マルチプレクサ１
１に対してはそれぞれ独立したライン１３ａ、１３ｂ、
１３ｃによって並列に接続し、ＣＰＵ４に対してはそれ
ぞれ独立したライン１４　ａ　＊　１４　ｂ　ｓ　　１
４　ｃによって並列に接続する。

マルチプレクサ１１とバス・アービタ２との間では、バ
ス・リクエスタ１を接続するライン３ａ、３ｂ、３ｃと
同数のライン１５ａ。

１５ｂ、１５ｃを並列に接続する。

マルチプレクサ１１では、入力側のライン３ａ、３ｂ、
３ｃと出力側のライン１５ａ。

１５ｂ、１５ｃとの間には各出力側のライン１５ａ、１
５ｂ、１５ｃの１本当り各１個のＯＲゲー）ｌｅａ、１
６ｂ、１６ｃを設ける。

この各ＯＲゲート１６ａ、１６ｂ、１６ｃの入力側には
、それぞれのＯＲゲート１６ａ。

１６ｂ、または１６ｃ毎に入力側のライン数と同数のＡ
ＮＤゲート２１ａ、２２ａ、２３ａ。

ＡＮＤゲート２１ｂ、２２ｂ、２３ｂ、またはＡＮＤゲ
ート２１ｃ、２２ｃ、２３ｃをそれぞれ接続する。

ＡＮＤゲート２１ｘ、２２ｘ、２３ｘ　（ｘ＝ａ、ｂ、
ｃ）の入力側には、同−ＯＲゲート１３ｘ　（ｘ＝ａ、
ｂ、ｃ）の入力側に接続する各ＡＮＤゲート２１ｘ、２
２ｘ、２３ｘ　（ｘ＝ａ。

ｂ、ｃ）に対して、ライン３ａをＡＮＤゲート２１ｘ　
（ｘ＝ａ、ｂ、ｃ）に接続し、ライン３ｂをＡＮＤゲー
ト２２ｘ　（ｘ＝ａ、ｂ、ｃ）に接続し、さらにライン
３ＣをＡＮＤゲート２３ｘ　（ｘ＝ａ、ｂ、ｃ）に接続
する。

各ＡＮＤゲート２１ｘ、２２ｘ、２３ｘ　（ｘ＝ａ　ｓ
　ｂ　＝　ｃ　）の入力側と各Ｎｏ、　　ルジスタ１２
ａ、Ｎｏ、２レジスタ１２ｂ、Ｎｏ、３レジスタ１２ｃ
の出力側との間には、レジスタ個数と同数のＮｏ、　１
デコーダ３０ａ、Ｎｏ、２デコーダ３０ｂ、およびＮｏ
、　３デーコダ３０ｃからなるデコーダ３０を設ける。

Ｎｏ、　　１デコーダ３０ａの出力側は、ライン３１ａ
によりＡＮＤゲート２１ａの入力側に、ライン３１ｂに
よりＡＮＤゲート２１ｂの入力側に、ライン３１ｃによ
りＡＮＤゲート２１ｃの入力側に、それぞれ接続する。

Ｎｏ、　２デコーダ３０ｂの出力側は、ライン３２ａに
よりＡＮＤゲート２２ａの入力側に、ライン３２ｂによ
りＡＮＤゲート２２ｂの入力側に、ライン３２ｃにより
ＡＮＤゲート２２ｃの入力側に、それぞれ接続する。Ｎ
ｏ、　３デコーダ３０ｃの出力側はライン３３ａにより
ＡＮＤゲート２３ａの入力側に、ライン３３ｂによりＡ
ＮＤゲート２３ｂの入力側にライン３３ｃによりＡＮＤ
ゲート２３ｃの入力側にそれぞれ接続する。

このような構成により、たとえば各Ｎｏ、　　ルジスタ
１２ａ、Ｎｏ、２レジスタ１２ｂ、Ｎｏ、３レジスタ１
２ｃの値が優先度の高い順に０００゜００１．０１０の
値をとる時に、Ｎ００１デコーダ３０ａ、Ｎｏ、２デコ
ーダ３０ｂ、Ｎｏ、３デーコダ３０ｃの出力が各デコー
ダ出力側のライン３１ａ、３１ｂ、３１ｃ、ライン３２
ａ。

３２ｂ、３２ｃおよび配線３３ａ、３３ｂ。

３３ｃのそれぞれに対して、レジスタの値０００に対し
ては添字ａが付された配線が１でその他が０、レジスタ
の値００１に対しては添字すが付された配線が１でその
他が０、レジスタの値０１０に対しては添字Ｃが付され
た配線が１でその他が０を出力するものとすると、第３
図に示すように、ＮＯ，ルジスタ１２ａでは値が０１０
、Ｎｏ、　２レジスタ１２ｂでは値が００１、Ｎｏ、　
３レジスタ１２ｃでは値が０００と設定された場合には
、ライン３ａのバス・リクエストがライン１５ｃから出
力され、ライン３ｂのバス・リクエストがライン１５ｂ
から出力され、ライン３Ｃのバス・リクエストがライン
１５ａから出力されるようになる。このためバス・アー
ビタ２ではマルチプレクサ１１の出力側のライン１５ｘ
　（ｘ＝ａ、ｂ、ｃ）で設定された優先順位で処理する
から、マルチプレクサ１１の入力側で設定されていた使
先順位のライン３ｘ　（ｘ＝ａ。

ｂ、ｃ）と異なる優先順位に変えられたライン１５ｘ　
（ｘ＝ａ、ｂ、ｃ）を介してバス・アービタ２へ入力さ
れるバス・リクエストの優先順位が変化する。

レジスタ１２のとる値が変われば、同様にしてまた別の
優先順位になり、ＣＰＵ４で制御されるレジスタ１２の
内容によって各Ｎｏ、　　１バス・リクエスタｌａ、Ｎ
ｏ、２バス・リクエ・スタｌｂ、Ｎｏ。

３バス・リクエスタｌｃの優先順位が可変になる。

このように本実施例では、Ｎｏ、　　ルジスタ１２ａ、
Ｎｏ、２レジスタ１２ｂ、Ｎｏ、３レジスタ１２ｃの値
がＣＰＵ４によって変化させることができ、これらに接
続する各Ｎｏ、　　１デコーダ３０ａ、Ｎｏ、２デコー
ダ３０ｂ、Ｎｏ、３デコーダ３０ｃの出力と各Ｎ００１
バス・リクエスタｌａ。

Ｎｏ、　２バス・リクエスタｌｂ、Ｎｏ、３バス・リク
エスタ１ｃの出力とから、ゲート回路を経てバス・アー
ビタ２側に接続するライン１５ｘ（ｘ＝ａ、ｂ、ｃ）へ
の経路を変更できるようにしたことによって、ＣＰＵ４
の制御で任意にバス・リクエストの優先順位を変更でき
、使用頻度の高いＮ０１１バス・リクエスタｌａ、Ｎｏ
、２バス・リクエスタｌｂ、またはＮｏ、　３バス・リ
クエスタ１ｃから順に使用頻度の低いものへと並び換え
を行なうことができて、システムの使用効率を高め、処
理時間を短縮させることができる。

ＣＰＵ４の処理状態によって各ＮＯ，ルジスタ１２ａ、
Ｎｏ、２レジスタ１２ｂ、Ｎｏ、３レジスタ１２ｃの内
容を変更し、優先順位を変えることができるようになっ
たことによって、個々のＮｏ、　　１ハス・リクエスタ
ｌａ、Ｎｏ、２バス・リクエスタｌｂ、またはＮｏ、　
３バス・リクエスタＩＣの変更が容易で、特に、優先順
位を考慮した交換を必要とじなくなり、システムの柔軟
性が高くなる。

なお、上記実施例ではバス・リクエスタ個数ｎを３個の
場合で述べたが、任意のｎ個に拡張した場合であっても
成り立つ。

〔発明の効果〕

以上のように本発明では、バス・アービタ２入力端の経
路をマルチプレクサ１１がレジスタ１２の内容に従って
変更させることにより、レジスタ１２の内容を制御でき
るＣＰＵ４によってバス・リクエストの優先順位を変更
できるようになるため、常に、使用頻度の高いバス・リ
クエストから順に処理できるようにして、システムの使
用効率を高めることができる。また、バス・リクエスタ
１の変更に際し優先順位をあらかじめ考慮して変更しな
くても、使用時に優先順位を変更して使用効率を高める
ため、システム構成の変更が容易にでき、システムの柔
軟性が高くなる。

【図面の簡単な説明】

第１図は本発明によるバス・リクエスト制御方式を示す
基本ブロック図、第２図は本発明による３個のバス・リ
クエスタおよびレジスタを有する場合の実施例を示すブ
ロック図、第３図は本発明によるマルチプレクサの実施
例を示す回路図、第４図は従来のバス・リクエスト方式
を示すブロック図、第５図は従来のバス・リクエスタの
一部を変更した場合を示すブロック図である。 １・・・バス・リクエスタ ２・・・バス・アービタ ４・・・ＣＰＵ　（中央処理装置） １１・・・マルチプレクサ １２・・・レジスタ

Claims (1)

1. 【特許請求の範囲】 中央処理装置（４）と接続させたバス・アービタ（２）
   に複数のバス・リクエスタ（１）を独立したラインで並
   列に接続し、集中制御する独立要求型式のバス・アービ
   タ（２）を備えたバス・リクエスト制御方式において、 バス・リクエスタ（１）とバス・アービタ（２）との間
   に介装してバス・リクエストの優先順位を変更するマル
   チプレクサ（１１）と、該マルチプレクサ（１１）と中
   央処理装置（４）との間に介装して前記マルチプレクサ
   （１１）により変更するバス・リクエストの優先順位を
   決定するレジスタ（１２）とを設けたことを特徴とする
   バス・リクエスト制御方式。