JPH01225227A - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JPH01225227A JPH01225227A JP5116788A JP5116788A JPH01225227A JP H01225227 A JPH01225227 A JP H01225227A JP 5116788 A JP5116788 A JP 5116788A JP 5116788 A JP5116788 A JP 5116788A JP H01225227 A JPH01225227 A JP H01225227A
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- 238000000034 method Methods 0.000 claims description 8
- 238000007476 Maximum Likelihood Methods 0.000 abstract description 21
- 238000010606 normalization Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル通信システムの受信機において
、ビタビアルゴリズムを用いて軟判定データから復号デ
ータを作ることにより、受信信号の誤り訂正を行なうビ
タビ復号器に関するものである。
、ビタビアルゴリズムを用いて軟判定データから復号デ
ータを作ることにより、受信信号の誤り訂正を行なうビ
タビ復号器に関するものである。
第５図は例えば文献「コムサット テクニカルレビ、Ｓ
−Ｊ （ＣＯＭＳＡＴ Ｔｅｃｈ、 Ｒｅｖ、＋ ｖ
ｏｌ、１３＋ ｎｏ。
−Ｊ （ＣＯＭＳＡＴ Ｔｅｃｈ、 Ｒｅｖ、＋ ｖ
ｏｌ、１３＋ ｎｏ。
２、 ＰＰ、３１５−３３０ （Ｆａｌｌ １９８３）
）に掲載された、シェノイ（Ａ、５ｈｅｎｏｙ）氏およ
びジョンソン（Ｐ、Ｊｏｈｎｓｏｎ）氏による論文「ビ
タビ復号器の直列構成Ｊ （５ｅｒｉａｌ ｉｍｐｌｉ
ｍｅｎｔａｔｉｏｎ ｏｆ Ｖｉｔｅｒｂｉ ｄｅｃｏ
ｄｅｒｓ”）に示されているところの従来のビタビ復号
器を示すブロック図である。図において、１は軟判定デ
ータ、２は枝メトリツク計算回路、３は技メトリック、
４は加算器、５は比較器、６は選択器、７は正規化部の
パスメトリック、１２は減数、１３は減算器、１４は正
規化後のパスメトリック、１５はレジスタ、１６は１ク
ロツタ前のパスメトリック、１７はＡＣＳ （加算比較
選択）回路、１８はトレリス接続信号、２１はパスメモ
リ、２２は復号データ、２４は最小値検出器、２５は最
尤状態信号である。
）に掲載された、シェノイ（Ａ、５ｈｅｎｏｙ）氏およ
びジョンソン（Ｐ、Ｊｏｈｎｓｏｎ）氏による論文「ビ
タビ復号器の直列構成Ｊ （５ｅｒｉａｌ ｉｍｐｌｉ
ｍｅｎｔａｔｉｏｎ ｏｆ Ｖｉｔｅｒｂｉ ｄｅｃｏ
ｄｅｒｓ”）に示されているところの従来のビタビ復号
器を示すブロック図である。図において、１は軟判定デ
ータ、２は枝メトリツク計算回路、３は技メトリック、
４は加算器、５は比較器、６は選択器、７は正規化部の
パスメトリック、１２は減数、１３は減算器、１４は正
規化後のパスメトリック、１５はレジスタ、１６は１ク
ロツタ前のパスメトリック、１７はＡＣＳ （加算比較
選択）回路、１８はトレリス接続信号、２１はパスメモ
リ、２２は復号データ、２４は最小値検出器、２５は最
尤状態信号である。
次に動作について説明する。ビタビ復号器では、最初に
枝メトリツク計算回路２において、技メトリック３を計
算する。即ち、受信信号から作られた軟判定データｌに
対しビタビ復号器において種々の符号化データを仮定し
、各々の符号化データの確からしさを表す技メトリック
３を計算する。
枝メトリツク計算回路２において、技メトリック３を計
算する。即ち、受信信号から作られた軟判定データｌに
対しビタビ復号器において種々の符号化データを仮定し
、各々の符号化データの確からしさを表す技メトリック
３を計算する。
ここでは技メトリック３は非負の値をとり、その最尤値
は零に等しいものとする。
は零に等しいものとする。
ＡＣＳ回路１７ではパスメトリックの計算を行う。
その主要機能は次の２つである。
■ 畳込み符号の状態数をＮで表したときＡＣＳ回路１
７の加算器４．比較器５．および選択器６＋ｉｌ は時刻に−１で作られているパスメトリック （ｒＫ−
１； ｉ＝Ｌ Ｌ ・・・、Ｎ）１６に時刻にの枝メ
トリック３を加算し、比較２選択を行なって、時刻ｋに
おける正規化前のパスメトリック（ＧＫ”； ｉ＝１．
２．・・・、Ｎ） ７を作る。
７の加算器４．比較器５．および選択器６＋ｉｌ は時刻に−１で作られているパスメトリック （ｒＫ−
１； ｉ＝Ｌ Ｌ ・・・、Ｎ）１６に時刻にの枝メ
トリック３を加算し、比較２選択を行なって、時刻ｋに
おける正規化前のパスメトリック（ＧＫ”； ｉ＝１．
２．・・・、Ｎ） ７を作る。
■ 伝送路雑音によってパスメトリックが増加する現象
を防止するためにパスメトリックの正規化を行なう。即
ち、各時刻において正規化前のパスメトリック （ＧＫ
”） ７から減数β５１２を求め、減算を行なって各
パスメトリックをｒ ｋ＝ Ｇ Ｋ”−βう ；ｉ＝１
．２．・・・、Ｎに正規化する。こうして作られた正規
化後のパスメトリック（ｒ；’） １４はレジスタ１
５に蓄えられ、次の時刻に加算器４に供給される。
を防止するためにパスメトリックの正規化を行なう。即
ち、各時刻において正規化前のパスメトリック （ＧＫ
”） ７から減数β５１２を求め、減算を行なって各
パスメトリックをｒ ｋ＝ Ｇ Ｋ”−βう ；ｉ＝１
．２．・・・、Ｎに正規化する。こうして作られた正規
化後のパスメトリック（ｒ；’） １４はレジスタ１
５に蓄えられ、次の時刻に加算器４に供給される。
ＡＣＳ回路１７におけるパスメトリックの比較選択の結
果は比較器５の出力信号でありミこれはトレリス接続信
号１８と称せられる。トレリス接続信号はパスメモリ２
１に供給される。
果は比較器５の出力信号でありミこれはトレリス接続信
号１８と称せられる。トレリス接続信号はパスメモリ２
１に供給される。
正規化の過程において、最小値検出器２４は減算前のパ
スメトリック（ｃｘ”’）７の最小値を検出すると同時
に、この最小パスメトリンクを有する状態（これを最尤
状態と称する）を識別して最尤状態信号２５を作ってこ
れをパスメモリに供給す時に、１０を最尤状態信号２５
とする。パスメモリ２１は最尤状態信号２５に基づいて
、蓄えられているトレリス接続信号１８から復号データ
を作って出力する。
スメトリック（ｃｘ”’）７の最小値を検出すると同時
に、この最小パスメトリンクを有する状態（これを最尤
状態と称する）を識別して最尤状態信号２５を作ってこ
れをパスメモリに供給す時に、１０を最尤状態信号２５
とする。パスメモリ２１は最尤状態信号２５に基づいて
、蓄えられているトレリス接続信号１８から復号データ
を作って出力する。
従来のビタビ復号器は以上のように構成されているので
、特に高速で動作するビタビ復号器の場合には以下のよ
うな問題点があった。それは最小値検出器２４のハード
ウェア量が膨大なものとなりがちなことであり、更にこ
れに起因してビタビ復号器の最高動作速度が制限される
ことである。
、特に高速で動作するビタビ復号器の場合には以下のよ
うな問題点があった。それは最小値検出器２４のハード
ウェア量が膨大なものとなりがちなことであり、更にこ
れに起因してビタビ復号器の最高動作速度が制限される
ことである。
この問題を解決するために、これまでにも最小値検出方
式を他の方式に置換えるような種々の提案が行なわれて
きた。例えば、正規化前のナベでのパスメトリック （
Ｇ Ｋ”） ７があらかじめ設定された一定値を越え
た場合にその一定値を減数β。
式を他の方式に置換えるような種々の提案が行なわれて
きた。例えば、正規化前のナベでのパスメトリック （
Ｇ Ｋ”） ７があらかじめ設定された一定値を越え
た場合にその一定値を減数β。
１２とし、そうでない場合には減数β、１２を零とする
ような方式であり、これは簡単なバードウ、エアで実現
可能である。この他にも本件出願人により既に出願され
た特許「加算比較選択回路」 （特開昭６１−２３０４
３０号公報を参照されたい）は減数βｘ１２を作るため
のアルゴリズムを工夫することによって、簡単なハード
ウェアで正規化を有効に実行し得るような回路を提案し
ている。
ような方式であり、これは簡単なバードウ、エアで実現
可能である。この他にも本件出願人により既に出願され
た特許「加算比較選択回路」 （特開昭６１−２３０４
３０号公報を参照されたい）は減数βｘ１２を作るため
のアルゴリズムを工夫することによって、簡単なハード
ウェアで正規化を有効に実行し得るような回路を提案し
ている。
最小値検出方式を他の方式で置換えた場合の一つの問題
点は、最小パスメトリックを有する最尤状態を識別して
最尤状態信号２５を作るのが困難になることである。こ
のことから、高速ビタビ復号器では、最尤状態信号２５
を作らずに符号の任意の状Ｂ（例えば、変数ｉ＝１に対
応するところの１番目の状ａ）に基いてパスメモリ２１
から復号データ２２を出力することがしばしば行なわれ
る。最尤状態信号２５を用いずに、誤り率特性の良い復
号データ２２を得るためには、パスメモリ２１に蓄えて
おくトレリス接続信号１８の量を増加する必要がある。
点は、最小パスメトリックを有する最尤状態を識別して
最尤状態信号２５を作るのが困難になることである。こ
のことから、高速ビタビ復号器では、最尤状態信号２５
を作らずに符号の任意の状Ｂ（例えば、変数ｉ＝１に対
応するところの１番目の状ａ）に基いてパスメモリ２１
から復号データ２２を出力することがしばしば行なわれ
る。最尤状態信号２５を用いずに、誤り率特性の良い復
号データ２２を得るためには、パスメモリ２１に蓄えて
おくトレリス接続信号１８の量を増加する必要がある。
このように、最尤状態信号２５を作らない場合には、１
０３回路１７のハードウエア量を削減して動作速度を高
速化することが可能となるが、一方パスメモリ２１のハ
ードウェア量が増加するという問題点があった。。
０３回路１７のハードウエア量を削減して動作速度を高
速化することが可能となるが、一方パスメモリ２１のハ
ードウェア量が増加するという問題点があった。。
この発明は、上記のような問題点を解決するためになさ
れたもので、ＡＣ５回路において、簡単なハードウェア
でパスメトリンクの正規化を有効に行なうとともに、パ
スメモリのために高い確率で最尤状態を検出し得るよう
な機能を備え、高速動作に適するようなビタビ復号器を
得ることを目的とする。
れたもので、ＡＣ５回路において、簡単なハードウェア
でパスメトリンクの正規化を有効に行なうとともに、パ
スメモリのために高い確率で最尤状態を検出し得るよう
な機能を備え、高速動作に適するようなビタビ復号器を
得ることを目的とする。
この発明に係るビタビ復号器は、最小パスメトリック番
検出する最小値検出回路に代えて、一定の法則でパスメ
トリックを変換する回路と、その回路の出力信号から簡
単なハードウェアで減数を発生する回路とを備え、更に
上記出力信号に基づいて最尤状態、またはそれに相当す
る状態を高い確率で識別し得るような状態信号を発生す
る手段とを備えたものである。
検出する最小値検出回路に代えて、一定の法則でパスメ
トリックを変換する回路と、その回路の出力信号から簡
単なハードウェアで減数を発生する回路とを備え、更に
上記出力信号に基づいて最尤状態、またはそれに相当す
る状態を高い確率で識別し得るような状態信号を発生す
る手段とを備えたものである。
この発明におけるビタビ復号器では、最小パスメトリッ
ク、またはそれに相当する値の減数が複数個のＡＮＤゲ
ートという簡単なハードウェアによって求められるので
、ＡＣＳ回路のハードウェア構成が簡単となり、高速動
作が可能となる。また最尤状態、またはそれに相当する
状態を高い確率で識別し得るので、パスメモリのハード
ウェア量を増加させずに誤り率特性の良い復号データが
得られる。
ク、またはそれに相当する値の減数が複数個のＡＮＤゲ
ートという簡単なハードウェアによって求められるので
、ＡＣＳ回路のハードウェア構成が簡単となり、高速動
作が可能となる。また最尤状態、またはそれに相当する
状態を高い確率で識別し得るので、パスメモリのハード
ウェア量を増加させずに誤り率特性の良い復号データが
得られる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるビタビ復号器のブロック
図である。第１図において、８はパスメトリック変換回
路、９は２’−１≦む１く２Ｍ＋１−１なるパスメトリ
ック （ｃｘ ） ７を２′−１なるα＝１に変換し
て得られる閾値信号（α′′に′；ｉ＝１．２．・・・
Ｎ）、１０は閾値信号（α＋ｊｌ 。
図はこの発明の一実施例によるビタビ復号器のブロック
図である。第１図において、８はパスメトリック変換回
路、９は２’−１≦む１く２Ｍ＋１−１なるパスメトリ
ック （ｃｘ ） ７を２′−１なるα＝１に変換し
て得られる閾値信号（α′′に′；ｉ＝１．２．・・・
Ｎ）、１０は閾値信号（α＋ｊｌ 。
の特定のビットで作られるところの識別信号（σｌｉｌ
眞 ；ｔ＝ＬＬ ・・・、Ｎ）、１１は減数発生器、１
９は状態信号発生器、２０は最尤状態、またはそれに相
当する状態を表す状態信号である。
眞 ；ｔ＝ＬＬ ・・・、Ｎ）、１１は減数発生器、１
９は状態信号発生器、２０は最尤状態、またはそれに相
当する状態を表す状態信号である。
第２図はパスメトリック変換回路８の一構成例を表すブ
ロック図である。第２図において、２３は閾値信号発生
器である。第３図は閾値信号発生器２３の一実施例を示
す回路図であり、第３図において、２６ａ、２６ｂはＡ
ＮＤゲート、２７ａ。
ロック図である。第２図において、２３は閾値信号発生
器である。第３図は閾値信号発生器２３の一実施例を示
す回路図であり、第３図において、２６ａ、２６ｂはＡ
ＮＤゲート、２７ａ。
２７ｂ、２７ｃはＯＲゲートである。第４図は第３図の
閾値信号発生器の動作を示す真理値表である。
閾値信号発生器の動作を示す真理値表である。
なお、第２図のパスメトリック変換回路８と第３図の閾
値信号発生器については、識別信号（σｕｌ、）を出力
する機能を除いた部分を上述の既出願特許「加算比較選
択回路」の実施例中のパスメトリック変換回路を用いて
構成してもよい。
値信号発生器については、識別信号（σｕｌ、）を出力
する機能を除いた部分を上述の既出願特許「加算比較選
択回路」の実施例中のパスメトリック変換回路を用いて
構成してもよい。
次に動作について説明する。軟判定データ１から枝メト
リック３を計算し、枝メトリック３に基づいて正規化前
のパスメトリック（”ｘ’ ； ｉ ＝ｌ ＋２、・・
・、Ｎ） ７を作るまでの過程は第５図の従来のピタビ
復号器の場合と同様である。
リック３を計算し、枝メトリック３に基づいて正規化前
のパスメトリック（”ｘ’ ； ｉ ＝ｌ ＋２、・・
・、Ｎ） ７を作るまでの過程は第５図の従来のピタビ
復号器の場合と同様である。
山
正規化前のパスメトリック （Ｇｘ）７はパスメＩＩ
トリック変換回路８において閾値信号（α、）９に変換
される。減数発生器１１はこの閾値信号（α’ｗ’）９
の最小値を検出してそれを減数βに１２とする。パスメ
トリック変換回路８を構成する閾値信号発生器２３は第
３図に示すような回路で構成されており、その動作は第
４図の真理値表で表現されている。このようなパスメト
リック変換回路８は論文「ビタビ復号器におけるパスメ
トリックの圧縮」（Ｍ、旧ｙａｋｅ＋ Ｔ、Ｆｕｊｉｎ
ｏ ａｎｄ Ｋ、Ｆｕｊｉｗａｒａ、 Ｃｏｍｐｒｅ
ｓｓｉｏｎ ｏｆ ｐａｔｈ ｍｅｔｒｉｃｓ ｉｎ
Ｖｉｔｅｒｂｉｄｅｃｏｄｅｒｓ、” ｉｎ Ｐｒｏｃ
、 ＧＬＯＢＩＩＣＯＭ’８７ Ｔｏｋｙｏ、Ｊａｐａ
ｎ。
される。減数発生器１１はこの閾値信号（α’ｗ’）９
の最小値を検出してそれを減数βに１２とする。パスメ
トリック変換回路８を構成する閾値信号発生器２３は第
３図に示すような回路で構成されており、その動作は第
４図の真理値表で表現されている。このようなパスメト
リック変換回路８は論文「ビタビ復号器におけるパスメ
トリックの圧縮」（Ｍ、旧ｙａｋｅ＋ Ｔ、Ｆｕｊｉｎ
ｏ ａｎｄ Ｋ、Ｆｕｊｉｗａｒａ、 Ｃｏｍｐｒｅ
ｓｓｉｏｎ ｏｆ ｐａｔｈ ｍｅｔｒｉｃｓ ｉｎ
Ｖｉｔｅｒｂｉｄｅｃｏｄｅｒｓ、” ｉｎ Ｐｒｏｃ
、 ＧＬＯＢＩＩＣＯＭ’８７ Ｔｏｋｙｏ、Ｊａｐａ
ｎ。
ｐｐ、４３．２．１−４３．２．５． Ｎｏｖ、１９８
７）において詳しく議論されている。このようなパスメ
トリック変換回路８の主要な特徴は次の２点である。
７）において詳しく議論されている。このようなパスメ
トリック変換回路８の主要な特徴は次の２点である。
■ 閾値の最小値を検出する機能を有する減数発生器１
１を簡単なハードウェアで実現できる。
１を簡単なハードウェアで実現できる。
上記文献に示されているように、閾値（α−二） ）に
ついて対応するピント毎のＡＮＤ （論理積）をとるこ
とによって、容易に最小値を求めることができる。
ついて対応するピント毎のＡＮＤ （論理積）をとるこ
とによって、容易に最小値を求めることができる。
このことは第４図の真理値表からも明らかである。
■ 雑音によるパスメトリックの増加現象を有効に抑圧
して、最小パスメトリックの値を小さな値に保つことが
できる。上記文献に示されているように、通常の８値軟
判定ビタビ復号器では正規ＩＩノ 化後のパスメトリック（ｒＫ）７についてもその最小値
は小さな値に保たれる。
して、最小パスメトリックの値を小さな値に保つことが
できる。上記文献に示されているように、通常の８値軟
判定ビタビ復号器では正規ＩＩノ 化後のパスメトリック（ｒＫ）７についてもその最小値
は小さな値に保たれる。
上記の特徴■から次のことがわかる。即ちそれは正規化
前のパスメトリック（ｃｘ）７が常に小さな値をとるこ
とから、閾値信号（αす′）の最小値は高い確率で零と
なることである。特に受信信号のＳＮ比が高い場合には
正規化前のパスメトリック（ｃ’４’）の最小値は高い
確率で零の値をとる。
前のパスメトリック（ｃｘ）７が常に小さな値をとるこ
とから、閾値信号（αす′）の最小値は高い確率で零と
なることである。特に受信信号のＳＮ比が高い場合には
正規化前のパスメトリック（ｃ’４’）の最小値は高い
確率で零の値をとる。
そこで各々の閾値信号αにの最下位ビットを識別信号σ
ｘｌｏとして出力することにすれば、識別゛ 信号（σ
曾）は最小パスメトリックＧＫ”０の状態を表現する信
号となる。同様に閾値信号α、の山 最下位ビットの次のビットを識別信号σ１１１０として
出力することにすれば、識別信号（σ、）はパスメトリ
ックがＧ、≦１であるような状態を表現する信号となる
。こうして最小パスメトリック。
ｘｌｏとして出力することにすれば、識別゛ 信号（σ
曾）は最小パスメトリックＧＫ”０の状態を表現する信
号となる。同様に閾値信号α、の山 最下位ビットの次のビットを識別信号σ１１１０として
出力することにすれば、識別信号（σ、）はパスメトリ
ックがＧ、≦１であるような状態を表現する信号となる
。こうして最小パスメトリック。
又はそれに相当するパスメトリックを有する状態が高い
確率で識別される。
確率で識別される。
１１ノ
以上のようにして作られた識別信号（σつ）に基づいて
状態信号発生器１９は最尤状態、またはそれに相当する
状態を表現するところの状態信号２０を出力する。例え
ば、閾値信号αＶの最下位ビットを識別信号σψとする
と、最小パスメトリ状態信号２０はその最尤状態１０を
表し、そうでない場合には状態信号２０は任意の状態（
例えばｉ、＝１）を表す。受信信号のＳＮ比を勘案して
閾値信号α、と識別信号σ、との関係を適当に設定すれ
ば、状態信号２０は高い確率で最尤状態を山 表現し得るようになる。なお、識別信号（σえ、）１０
から状態信号を作る状態信号発生器１９の機能は、例え
ばテキサス インストルメンツ（ＴｅｘａｓＩｎｓｔｒ
ｕｍｅｎｔｓ）社のＴＴＬ ＩＣ，５Ｎ７４Ｌ５１４Ｂ
、あるいはシグネティックス（Ｓｉｇｎｅｔｉｃｓ）社
のＦＡＳＴ ＴＴＬ ＩＣ。
状態信号発生器１９は最尤状態、またはそれに相当する
状態を表現するところの状態信号２０を出力する。例え
ば、閾値信号αＶの最下位ビットを識別信号σψとする
と、最小パスメトリ状態信号２０はその最尤状態１０を
表し、そうでない場合には状態信号２０は任意の状態（
例えばｉ、＝１）を表す。受信信号のＳＮ比を勘案して
閾値信号α、と識別信号σ、との関係を適当に設定すれ
ば、状態信号２０は高い確率で最尤状態を山 表現し得るようになる。なお、識別信号（σえ、）１０
から状態信号を作る状態信号発生器１９の機能は、例え
ばテキサス インストルメンツ（ＴｅｘａｓＩｎｓｔｒ
ｕｍｅｎｔｓ）社のＴＴＬ ＩＣ，５Ｎ７４Ｌ５１４Ｂ
、あるいはシグネティックス（Ｓｉｇｎｅｔｉｃｓ）社
のＦＡＳＴ ＴＴＬ ＩＣ。
７４Ｆ１４８を用いて容易に実現することができる。
なお、上記実施例では第３図の閾値発生器を有するよう
なパスメトリック変換回路の例を示したが、上記既出側
特許「加算比較選択回路」に示されているところのパス
メトリック変換回路を用いてもよく、上記実施例と同様
の効果を奏する。
なパスメトリック変換回路の例を示したが、上記既出側
特許「加算比較選択回路」に示されているところのパス
メトリック変換回路を用いてもよく、上記実施例と同様
の効果を奏する。
以上のように、この発明によれば、ビタビ復号器におい
て、最小パスメトリックを検出する最小値検出回路の代
わりに、一定の法則でパスメトリックを変換する回路と
、そのパスメトリック変換回路の出力から簡単なハード
ウェアで正規化のための減数を発生する回路とを備え、
さらにパスメトリック変換回路の出力信号から高い確率
で最尤状態またはそれに相当する状態を検出する回路を
備えるようにしたので、ビタビ復号器のＡＣ５回路のハ
ードウェア量を削減でき、かつパスメモリのハードウェ
ア量を増加させることなく誤り率特性の良好な復号デー
タを作ることが可能であり、従って高速動作に適するビ
タビ復号器を実現できるという効果がある。
て、最小パスメトリックを検出する最小値検出回路の代
わりに、一定の法則でパスメトリックを変換する回路と
、そのパスメトリック変換回路の出力から簡単なハード
ウェアで正規化のための減数を発生する回路とを備え、
さらにパスメトリック変換回路の出力信号から高い確率
で最尤状態またはそれに相当する状態を検出する回路を
備えるようにしたので、ビタビ復号器のＡＣ５回路のハ
ードウェア量を削減でき、かつパスメモリのハードウェ
ア量を増加させることなく誤り率特性の良好な復号デー
タを作ることが可能であり、従って高速動作に適するビ
タビ復号器を実現できるという効果がある。
第１図はこの発明の一実施例によるビタビ復号器を示す
ブロック図、第２図は第１図中のパスメトリック変換回
路の一実施例を示すブロック図、第３図は第２図中の閾
値発生器の一実施例を示す図、第４図は第３図の閾値発
生器の動作を表す真理値表を示す図、第５図は従来のビ
タビ復号器を示すブロック図である。 図において、１は軟判定データ、２は技メトリック計算
回路、３は技メトリック、４は加算器、５は比較器、６
は選択器、７は正規化前のパスメトリック、８はパスメ
トリック変換回路（パスメトリック変換手段）、９は閾
値信号、１０は識別信号、１１は減数発生器（減数発生
手段）、１２は減数、１３は減算器、１４は正規化前の
パスメトリック、１５はレジスタ、１６は１シンボル時
刻前のパスメトリック、１７はＡＣ３回路、１８はトレ
リス接続信号、１９は状態信号発生器（状態信号発生手
段）、２０は状態信号、２１はパスメモリ、２２は復号
データ、２３は閾値信号発生器、２６ａ、２６ｂはＡＮ
Ｄゲート、２７ ａ、 ２７ ｂ。 ２７ｃはＯＲゲートである。 なお図中同一符号は同−又は相当部分を示す。
ブロック図、第２図は第１図中のパスメトリック変換回
路の一実施例を示すブロック図、第３図は第２図中の閾
値発生器の一実施例を示す図、第４図は第３図の閾値発
生器の動作を表す真理値表を示す図、第５図は従来のビ
タビ復号器を示すブロック図である。 図において、１は軟判定データ、２は技メトリック計算
回路、３は技メトリック、４は加算器、５は比較器、６
は選択器、７は正規化前のパスメトリック、８はパスメ
トリック変換回路（パスメトリック変換手段）、９は閾
値信号、１０は識別信号、１１は減数発生器（減数発生
手段）、１２は減数、１３は減算器、１４は正規化前の
パスメトリック、１５はレジスタ、１６は１シンボル時
刻前のパスメトリック、１７はＡＣ３回路、１８はトレ
リス接続信号、１９は状態信号発生器（状態信号発生手
段）、２０は状態信号、２１はパスメモリ、２２は復号
データ、２３は閾値信号発生器、２６ａ、２６ｂはＡＮ
Ｄゲート、２７ ａ、 ２７ ｂ。 ２７ｃはＯＲゲートである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）受信信号の軟判定データから計算した枝メトリッ
クとすでに計算されているところのパスメトリックとに
ついて加算、比較および選択の信号処理を行なった後に
減算処理を行なって新しいパスメトリックを計算し、パ
スメトリックの選択結果をトレリス接続信号としてパス
メモリに蓄えておき、そのメモリから誤り訂正後の復号
データを読出すところのビタビ復号器において、 減算前のパスメトリックを一定の法則を用いて閾値信号
に変換するパスメトリック変換手段と、上記閾値信号の
最小値を複数個のアンドゲートで求めてそれを減算のた
めの減数とする減数発生手段と、 上記パスメトリック変換手段の変換過程で得られる信号
に基づいて上記閾値信号の最小値を与えるパスメトリッ
クを識別し、その識別結果を上記パスメモリに供給する
状態信号発生手段とを備えたことを特徴とするビタビ復
号器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051167A JP2563961B2 (ja) | 1988-03-03 | 1988-03-03 | ビタビ復号器 |
| US07/318,152 US5117427A (en) | 1988-03-03 | 1989-03-02 | Communication system with concatenated coding error correction |
| FR898902810A FR2628587B1 (ja) | 1988-03-03 | 1989-03-03 | |
| GB8904936A GB2216753B (en) | 1988-03-03 | 1989-03-03 | Communication system with concatenated coding error correction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051167A JP2563961B2 (ja) | 1988-03-03 | 1988-03-03 | ビタビ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225227A true JPH01225227A (ja) | 1989-09-08 |
| JP2563961B2 JP2563961B2 (ja) | 1996-12-18 |
Family
ID=12879266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63051167A Expired - Fee Related JP2563961B2 (ja) | 1988-03-03 | 1988-03-03 | ビタビ復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563961B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069129U (ja) * | 1992-07-07 | 1994-02-04 | 株式会社カイジョー | 遠心乾燥装置 |
| KR100296788B1 (ko) * | 1998-12-23 | 2001-09-06 | 김 수 원 | 폴딩 비터비 검출기 |
| KR100338388B1 (ko) * | 1995-12-28 | 2002-10-31 | 사단법인 고등기술연구원 연구조합 | 경판정방식을이용한비터기복호기 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230430A (ja) * | 1985-04-04 | 1986-10-14 | Mitsubishi Electric Corp | 加算比較選択回路 |
| JPS61261931A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | ビタ−ビ復号器 |
| JPS62178020A (ja) * | 1986-01-31 | 1987-08-05 | Mitsubishi Electric Corp | ビタ−ビ復号器 |
-
1988
- 1988-03-03 JP JP63051167A patent/JP2563961B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230430A (ja) * | 1985-04-04 | 1986-10-14 | Mitsubishi Electric Corp | 加算比較選択回路 |
| JPS61261931A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | ビタ−ビ復号器 |
| JPS62178020A (ja) * | 1986-01-31 | 1987-08-05 | Mitsubishi Electric Corp | ビタ−ビ復号器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069129U (ja) * | 1992-07-07 | 1994-02-04 | 株式会社カイジョー | 遠心乾燥装置 |
| KR100338388B1 (ko) * | 1995-12-28 | 2002-10-31 | 사단법인 고등기술연구원 연구조합 | 경판정방식을이용한비터기복호기 |
| KR100296788B1 (ko) * | 1998-12-23 | 2001-09-06 | 김 수 원 | 폴딩 비터비 검출기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2563961B2 (ja) | 1996-12-18 |
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