JP4520122B2 - 高次基数のｌｏｇｍａｐプロセッサ - Google Patents

Description

本発明は、概して、通信システムに関する。

Ｌｏｇ ＭＡＰ（帰納的最大値）プロセッサはＬｏｇ ＭＡＰアルゴリズムに従ってインフォメーションを処理する。Ｌｏｇ ＭＡＰプロセッサは、普通では、そのようなインフォメーションがノイズの多い環境に晒された後に符号解読されるインフォメーションを受信する通信システムの一部である。Ｌｏｇ ＭＡＰアルゴリズムは、所定の時間に処理装置が特定の状態にある確率を受信インフォメーションに基づいて算出するための帰納的アルゴリズムである。確率は規定された時間ウィンドウまたはインフォメーションのブロックにわたる前方向帰納および後方向帰納によって算出される。Ｌｏｇ ＭＡＰアルゴリズムは、本質的に、受信インフォメーションに基づいて或る状態にある確率または特定の状態から特定の状態へと進む確率の帰納的計算である。これらの状態は、最終的に受信されるインフォメーションを発生する処理条件を説明する。Ｌｏｇ ＭＡＰアルゴリズムの出力はＬＬＲ（Ｌｏｇ Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ、対数尤度比）と呼ばれ、それは本来のインフォメーション（すなわち、いかなるノイズ環境にも晒される前の、およびいかなる処理にも先立つ）が或る値であった確率を表わす。例えば、デジタル・インフォメーションに関すると、ＬＬＲは本来のインフォメーションが全受信データもしくは観測に与えられたのが「０」または「１」ビットのいずれかであった確率を表わす。Ｌｏｇ

ＭＡＰプロセッサはソフト入力ソフト出力（ＳＩＳＯ）装置である。
ＳＩＳＯ装置はソフト・インフォメーションを受信し、そのようなインフォメーションを特定のアルゴリズムもしくは処理法に従って処理し、受信インフォメーションに関するハード判定を行うのに使用される可能性もあり、あるいはさらなる処理に使用される可能性もある。ソフト・インフォメーションは受信インフォメーション上の確率データであり、そこではそのようなデータは受信インフォメーションの値に帰因する信頼の指標を与える。例えば、もしも受信インフォメーションが「０」ビットであると符号解読された場合、受信インフォメーションに付随するソフト・インフォメーションは度の程度本来のインフォメーションが完全に「０」ビットであった可能性があるかの指標を与える。ＳＩＳＯ装置はまた、それが入力インフォメーションを処理しているときに追加的なソフト・インフォメーションを発生し、この発生した追加的なソフト・インフォメーションと入力のソフト・インフォメーションの間の差異が外因性インフォメーションと呼ばれる。ＳＩＳＯ装置が使用される多くの用途で、特定の受信インフォメーションについてＳＩＳＯがさらに信頼性のあるソフト・インフォメーションを発生するのを可能にするために、外因性インフォメーションがソフト入力インフォメーションとして帰納的に入力される。

デジタル・インフォメーションの処理では、Ｌｏｇ ＭＡＰアルゴリズムを使用するＳＩＳＯ装置（すなわちＬｏｇ ＭＡＰプロセッサ）は受信インフォメーションを１回に１ビット処理する。Ｌｏｇ ＭＡＰアルゴリズムおよびＬｏｇ ＭＡＰプロセッサの動作の仕方はしばしば、一定の数の状態を有するトレリスによって表わされる。各々の状態はそれに付随する確率を有し、遷移確率は１つの状態から別の状態へと時間内に前方向もしくは後方向に遷移する尤度を示す。図７を参照すると、Ｌｏｇ ＭＡＰプロセッサに関するトレリスの一部が示されており、このトレリスは状態間の可能な経時的遷移を示す。前方向パス・メトリックと呼ばれる が前方向帰納について時間ｔに状態ｊにある確率を表わし、後方向パス・メトリックと呼ばれる が受信インフォメーションを与えられて時間ｔに状態ｊにある確率をやはり表わすことに留意すべきである。ブランチ・メトリックと呼ばれる が状態ｉから状態ｋへの遷移を与えられると受信インフォメーションを観測し、時間ｔに状態ｋに至る確率であることにもやはり留意すべきである。各々の時間的瞬間について最大で２つの状態しか示されていないが、図７は、例えば各々の時間的瞬間にＬｏｇ ＭＡＰプロセッサの状態を表わす８つの状態が存在する８状態基数２のトレリスであることも可能である。各々の状態が、それに入る２つの遷移確率とそこから出る２つの遷移確率を有するので、図７は基数２のトレリスと呼ばれる。こうして、概して基数Ｋのトレリスは、トレリス内の各々の状態に関するＫ個の参入ブランチとＫ個の退出ブランチを有する。
Ｅｒｆａｎｉａｎ，Ｊ．、Ｐａｓｕｐａｔｈｙ，Ｓ．ａｎｄ Ｇｕｌａｋ，Ｇ．：「Ｒｅｄｕｃｅｄ Ｃｏｍｐｌｅｘｉｔｙ Ｓｙｍｂｏｌ Ｄｅｔｅｃｔｏｒｓ ｗｉｔｈ Ｐａｒａｌｌｅｌ Ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ＩＳＩ Ｃｈａｎｎｅｌｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、４２巻、ｎｏ．２／３／４、１６６１〜１６７１頁、１９９４年２月／３月／４月

通信システムが進展し、Ｌｏｇ ＭＡＰプロセッサを使用する他のシステムが進展するにつれて、単位時間内にさらに多くのインフォメーションを処理する必要性が浮かび上がってきた。例えば、そのような通信システムまたはターボ・デコーダもしくはイコライザのような通信システム部品はしばしば主要部品としてＬｏｇ ＭＡＰプロセッサを使用する。向上した容量および／または処理能力を備えた通信システムを得るために、これらの主要部品は相対的にさらに高速で受信インフォメーションを処理しなければならない。したがって、最新の通信システムの要求に合致するのに充分な速さでインフォメーションを処理することができるＬｏｇ ＭＡＰプロセッサを得る必要がある。多くの用途で、Ｌｏｇ ＭＡＰ処理はソフトウェアの使用を導入する。概して、ソフトウェアの導入はＬｏｇ ＭＡＰアルゴリズムのハードウェア導入よりも本質的に遅く、その理由はプロセッサもしくは処理システム内でソフトウェア命令を実行するのに時間を要するからである。確かに、単位時間当たりの処理量が増大すると、しばしば、ソフトウェアを導入したアルゴリズムは処理要求に合致するのに充分な変更（すなわち、命令の数の削減）をすることができなくなる。ハードウェア導入では、処理時間を増進させるのに必要となるハードウェアはしばしば複雑でコスト高であり、その理由は、通常、並列で処理を実行するためにさらに多くの部品が追加されるからである。したがって必要とされるのは、基数２のＬｏｇ ＭＡＰプロセッサよりも単位時間当たりにさらに多くのインフォメーションを処理することが可能であり、かつソフトウェアとハードウェアの導入の制限を回避するＬｏｇ ＭＡＰプロセッサである。

本発明の方法と装置は、基数Ｋ、状態Ｎ個のトレリス（ここでＮは２以上の整数であり、Ｋは４以上の整数である）を使用するＬｏｇ ＭＡＰアルゴリズムによってインフォメーションを処理するＬｏｇ ＭＡＰプロセッサを提供する。基数Ｋ、状態Ｎ個のトレリスは、本発明のＬｏｇ ＭＡＰプロセッサが単位時間当たりに相対的にさらに多くのインフォメーションを処理することを可能にする高次基数トレリスである。このＬｏｇ ＭＡＰプロセッサはトレリスによって規定されるＮ個の状態を有し、Ｎ個の状態の各々は、トレリスの前方向と後方向のパス・メトリックおよびブランチ・メトリックによって規定される通りにＫ状態のうちのいかなる１つへとまたはそこから遷移することも可能である。前方向パス・メトリックは前に算出された前方向パス・メトリックとブランチ・メトリックを使用する帰納式通りに算出される。同様に、後方向パス・メトリックは前に算出された後方向パス・メトリックとブランチ・メトリックを使用する帰納式通りに算出される。

このＬｏｇ ＭＡＰプロセッサは、状態Ｎ個、基数Ｋの処理手順のＬｏｇ ＭＡＰアルゴリズム通りにブランチ・メトリックを算出するブランチ・メトリック計算器（ＢＭＣ）を含むＳＩＳＯ装置である。このＬｏｇ ＭＡＰプロセッサはさらに、算出されたブランチ・メトリックを受信するように構成され、かつ少なくとも２つの出力部を有するＬｏｇ Ｌｉｋｅｌｉｈｏｏｄ（対数尤度、ＬＬ）計算器に供給される前方向と後方向のパス・メトリックを帰納的に算出するように構成された前方向および後方向のパス・メトリック計算器（ＰＭＣ）を含む。これらのＰＭＣは対数尤度計算器に結合される。対数尤度計算器は算出されたパス・メトリックを使用して対数尤度値を計算する。これらの対数尤度計算器は減算回路に結合されることでそれらの出力と外因性インフォメーション入力の間の差異を算出し、それが本発明のＬｏｇ ＭＡＰプロセッサの対数尤度比（ＬＬＲ）出力に結びつく。外因性インフォメーション入力はＬｏｇ ＭＡＰプロセッサの前の出力として得ることが可能であり、または他のいずれかで発生もしくはそこから受信する他のソフト・インフォメーションであることも可能である。パス・メトリック計算器と対数尤度計算器は加算比較選択（ＡＣＳ）構造体で設計された対数合計演算子で構成される。ＡＣＳ構造体はヤコビアン関係と呼ばれる対数合計演算の定義に基づいている。ＡＣＳ構造体はヤコビアン関係の近似を使用する。

本発明の方法と装置は、基数Ｋ、状態Ｎ個（ここでＮは２以上の整数、Ｋは４以上の整数である）のトレリスを使用してＬｏｇ ＭＡＰアルゴリズムによってインフォメーションを処理するＬｏｇ ＭＡＰプロセッサを提供する。基数Ｋ、状態Ｎ個のトレリスは、本発明のＬｏｇ ＭＡＰプロセッサが単位時間当たりに相対的にさらに多くのインフォメーションを処理することを可能にする高次基数トレリスである。このＬｏｇ ＭＡＰプロセッサはトレリスによって規定されるＮ個の状態を有し、Ｎ個の状態の各々は、トレリスの前方向と後方向のパス・メトリックおよびブランチ・メトリックによって規定される通りにＫ状態のうちのいかなる１つへとまたはそこから遷移することも可能である。前方向パス・メトリックは前に算出された前方向パス・メトリックとブランチ・メトリックを使用する帰納式通りに算出される。同様に、後方向パス・メトリックは前に算出された後方向パス・メトリックとブランチ・メトリックを使用する帰納式通りに算出される。

このＬｏｇ ＭＡＰプロセッサは、状態Ｎ個、基数Ｋの処理手順のＬｏｇ ＭＡＰアルゴリズム通りにブランチ・メトリックを算出するブランチ・メトリック計算器（ＢＭＣ）を含むＳＩＳＯ装置である。このＬｏｇ ＭＡＰプロセッサはさらに、ＢＭＣと連絡し、かつ算出されたブランチ・メトリックを受信するように構成され、かつ少なくとも２つの出力部を有するＬｏｇ Ｌｉｋｅｌｉｈｏｏｄ（対数尤度、ＬＬ）計算器に供給される前方向と後方向のパス・メトリックを帰納的に算出するように構成された前方向および後方向のパス・メトリック計算器（ＰＭＣ）を含む。これらのＰＭＣは対数尤度計算器に結合される。対数尤度計算器は算出されたパス・メトリックを使用して対数尤度遷移期間を計算する。これらの対数尤度計算器は減算回路に結合されることでそれらの出力と外因性インフォメーション入力の間の差異を算出し、それが本発明のＬｏｇ ＭＡＰプロセッサの対数尤度比（ＬＬＲ）出力に結びつく。外因性インフォメーション入力はＬｏｇ ＭＡＰプロセッサの前の出力として得ることが可能であり、または他のいずれかで発生もしくはそこから受信する他のソフト・インフォメーションであることも可能である。パス・メトリック計算器と対数尤度計算器は加算比較選択（ＡＣＳ）構造体で設計された対数合計演算子で構成される。ＡＣＳ構造体はヤコビアン関係と呼ばれる対数合計演算の定義に基づいている。ＡＣＳ構造体はヤコビアン関係の近似を使用する。

本発明の方法と装置は、概して、状態Ｎ個、基数ＫのＬｏｇ ＭＡＰプロセッサのために設計され、ここでＮは２以上の整数、Ｋは４以上の整数である。受信したインフォメーションは基数ＫのＬｏｇ ＭＡＰアルゴリズムに適用される。こうして状態Ｎ個、基数４の処理ガイド（すなわちトレリス）が供給され、そこではＬｏｇ ＭＡＰアルゴリズムへの受信インフォメーションの適用が基本となる。ブランチ・メトリックおよびパス・メトリックは状態Ｎ個、基数４の処理ガイド（すなわちトレリス）の通りに処理される。ブランチ・メトリックおよびパス・メトリックの計算は、ＫとＮの特定の値に応じて、かつ処理されるインフォメーションのタイプに応じて決まる様々な等式という形で表現されることが可能である。例えば、処理されるインフォメーションがデジタル形式（すなわちバイナリ・データ）であるとき、ブランチ・メトリックとパス・メトリックに関する等式は特異的な形式を有するであろう。単に具体的に例示する目的で、本発明の方法と装置はデジタル・インフォメーションを処理するための状態８個、基数４のトレリスを背景にして説明される。下記の等式はデジタル・インフォメーションを処理するのに使用される本発明の状態８個、基数４の導入について派生する。

図１を参照すると、本発明のＬｏｇＭＡＰプロセッサ１００が示されている。このＬｏＧＭＡＰプロセッサは、ＬＬＲ出力を発生するためにその出力が使用されるＬＬ計算器に結合されるＰＭＣと連絡するＢＭＣを備えて構成されたＳＩＳＯ装置である。特にＢＭＣ１０２は入力シンボル履歴（ＩＳＨ）バッファ（図示せず）に記憶された受信インフォメーション（すなわち受信サンプル）を使用して以下の等式によるブランチ・メトリック（γ）を発生する（比率１／２の系統的符号）。

ここでｉ＝０，．．．，Ｎ、ｂ＝０，１はバイナリ・ビットであり、

は状態ｉから状態φ_ｂ（ｉ）への遷移に対応する仮定（本来のインフォメーションの値の想定的判定または「推測」）に関する時間ｔに受信した系統的サンプルの期待値である。

は状態ｉから状態φ_ｂ（ｉ）への遷移に対応する仮定に関する時間ｔに受信したパリティ・サンプルの期待値である。Ｌ_{ｔ，ｅｘｔ}は受信サンプルに付随する外因性インフォメーションである。Ｌ_{ｔ，ｅｘｔ}は、例えば、本発明のＬｏｇＭＡＰプロセッサの前の出力であることが可能である。概して、記号φ_ｂ（ｉ）は「０」遷移（すなわちφ_０（ｉ））の後の次の状態または「１」遷移すなわちφ_１（ｉ）の後の次の状態を表わすこともあり得る。また、φ_０ ^−１（ｊ）も状態ｊへの「０」遷移に関する前の状態を示し、φ_１ ^−１（ｊ）も状態ｊへの「１」遷移に関する前の状態を示す。Ｙ_ｐは受信したパリティ・インフォメーション、すなわち誤差の補正と検出に使用されるインフォメーションを表わす。

は受信した系統的サンプル、すなわち受信した系統的インフォメーションを表わす。基数４、状態８個の範例については、ＢＭＣ１０２は８個のＢＭＣ計算ユニットを含むことに留意すべきである。計算ユニットは、通常、等式（１）の通りにブランチ・メトリックを計算するためのデジタル・ハードウェアを有する。

ブランチ・メトリックが、概して、予期されるものに関する受信インフォメーションの近似の尺度であることに留意すべきである。ブランチ・メトリックは時間ウィンドウに区分けされたインフォメーション・ストリームについて算出される。現在の時間ウィンドウは長さでＷ時間単位であり、ここでＷは整数である。次のウィンドウもやはり長さでＷ時間単位であってもよい。現在のウィンドウの間に計算されるブランチ・メトリックのセットはメモリ１０４に記憶され、次のウィンドウに関するブランチ・メトリックの次のセットはメモリ１０６に記憶される。メモリ１０４と１０６の出力はマルチプレクサ１１４に供給され、どの時間ウィンドウが処理されているかに応じて、それが１つまたはその他の出力を前方向パス・メトリック計算器１０８へと経路決定する。メモリ１０４と１０６は、データが１つまたは複数の場所で読み取られる間に同じメモリの１つまたは複数の場所でデータが回収されることが可能である２ポートのメモリであることが好ましい。例えば、現在のウィンドウに関する一方のメモリのブランチ・メトリックが、他方のウィンドウに関するブランチ・メトリックがメモリに挿入される間にメモリから回収され、同時にその他のメモリについて、現在のウィンドウに関するブランチ・メトリックが転送され、その他のウィンドウに関するブランチ・メトリックが挿入される。その後、引き続くウィンドウについて、メモリの役割が逆転され、その結果、メモリへまたはメモリからブランチ・メトリックを挿入および／または回収する「ピンポン」効果を引き起こす。概して、マルチプレクサは、複数入力を有し、その１つまたは複数の選択入力に印加される制御信号に基づいて複数入力のうちの１つをその出力へと経路決定する回路である。

図示していないけれども、前方向パス・メトリック計算器１０８が様々な一時的な場所を有し、そこに様々なブランチ・メトリックが記憶されて前方向ブランチ・メトリックαを計算するのに使用されることは理解される。ＢＭＣ１０２の出力もやはり後方向パス・メトリック計算器１１０に供給される。前方向ＰＭＣ１０８と同様に、後方向ＰＭＣ１１０は様々な一時的な場所を有し、そこに時間ウィンドウＷに関する後方向パス・メトリック、すなわちβ、および次の時間ウィンドウに関する後方向パス・メトリック、すなわちβ_Ｄが記憶される。前方向ＰＭＣ１０８と後方向ＰＭＣ１１０はこうしてＢＭＣ１０２と連絡し、それはＢＭＣ１０２とＰＭＣ群の間でインフォメーションが搬送される（すなわち受信および／または送信される）ことを意味する。基数４に関する前方向と後方向のパス・メトリックは次の等式を通じて計算される。

やはり、等式（２）と（３）もデジタル・インフォメーションを処理するように設計される本発明のＬｏｇＭＡＰプロセッサの状態８個、基数４の導入に使用される。図２を一時的に参照すると、上記の等式（２）の通りに前方向パス・メトリックを計算するための加算器２０４、２０６、２０８、２１０、２１２、２１４、２１６と２１８および４入力の対数合計演算子２０２を含むパス・メトリック計算器が示されている。上記の等式（３）の通りに後方向パス・メトリックを計算するために類似したパス・メトリック計算器が使用される。対数合計演算子２０２は加算器２０４〜２１８から入る合計値のすべてを対数的に一体化する。概して、対数合計演算子２０２はその入力に、以下の関係によって定義することのできる算術演算を実行する。

対数合計（Ａ_１，Ａ_２，Ａ_３，．．．．）＝最大値（Ａ_１，Ａ_２，Ａ_３，．．．．）＋ｆ（Ａ_１，Ａ_２，Ａ_３，．．．．）であり、ここでｆ（Ａ_１，Ａ_２，Ａ_３，．．．．）＝ｌｏｇ（ｅｘｐ（−Δ_１）＋ｅｘｐ（Δ_２）＋ｅｘｐ（−Δ_３）＋．．．．）であり、ここでΔ_ｉ＝Ａ_ｉ−最小値（Ａ_１，Ａ_２，Ａ_３，．．．．）である。
対数合計の上記の定義はヤコビアン関係、Ｅｒｆａｎｉａｎ，Ｊ．、Ｐａｓｕｐａｔｈｙ，Ｓ．ａｎｄ Ｇｕｌａｋ，Ｇ．：「Ｒｅｄｕｃｅｄ Ｃｏｍｐｌｅｘｉｔｙ Ｓｙｍｂｏｌ Ｄｅｔｅｃｔｏｒｓ ｗｉｔｈ Ｐａｒａｌｌｅｌ Ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ＩＳＩ Ｃｈａｎｎｅｌｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、４２巻、ｎｏ．２／３／４、１６６１〜１６７１頁、１９９４年２月／３月／４月、と称される。

図６を一時的に参照すると、本発明のＬｏｇＭＡＰプロセッサが４つの状態のいずれか１つから時間ｔの状態ｉへと時間ｔ−２から前方向に遷移する仕方、および本発明のＬｏｇＭＡＰプロセッサが４つの状態のいずれか１つから時間ｔの状態ｉへと時間ｔ−２から後方向に遷移する仕方を等式（２）と（３）にそれぞれ従って示す基数４、状態Ｎ個のトレリスが示されている。

戻って図１を参照すると、算出されたブランチ・メトリックとパス・メトリック（前方向および後方向）は対数尤度（ＬＬ）計算器１２２と１１８に送られ、これが対数尤度値を計算する。どの時間ウィンドウが処理されているかに応じて、マルチプレクサ１１２はメモリ１０４または１０６のいずれかから対数尤度計算器１２２へとブランチ・メトリックを経路決定するであろう。一時的に図４を参照すると、対数尤度計算器の各々のための構造体が示されている。基数４のＬｏｇＭＡＰプロセッサが検討されているので、２つの対数尤度計算器が存在することに留意すべきである。前に述べたように、本発明は確かに基数４の導入に限定されず、したがって対数尤度計算器の数は本発明の基数ＫのＬｏｇＭＡＰプロセッサのＫの値に応じて変わる可能性がある。例えば、基数８のＬｏｇＭＡＰプロセッサについては３つのＬＬ計算器（それらの各々が１６入力を有する）が存在し、基数１６のＬｏｇＭＡＰプロセッサについては４つのＬＬ計算器（それらの各々が３２入力を有する）が存在する。単に説明と具体的例示を簡単にするために、基数４の導入が詳細に検討される。ＬｏｇＭＡＰプロセッサのＬＬ計算器（１１８、１２２）は複数の対数合計演算子を備えて構成されるように示されている。ＬＬ１２２については、８つの４入力対数合計演算子（４３０、４３２、４３４、４３６、４３８、４４０、４４２と４４４）が存在する。最初の４つの対数合計演算子（すなわち４３０〜４３６）の出力は４入力の統合対数合計演算子４２８に結合される。残りの４つの対数合計演算子は別の統合対数合計演算子４２６に結合された出力を有する。統合対数合計演算子の出力の対数尤度値と外因性インフォメーション入力の間の差し引きは減算回路によって実行される。こうして、図１のＬＬＲ１２０は図４に示した減算回路４２０である。言い換えると、時間ｔの対数尤度比は減算器４２０によって供給される。

ＬＬ１２２と同様に、図１のＬＬ１１８は８個の対数合計演算子（図４に示した４２４、４２２、４１８、４０２、４０４、４０６、４０８と４１０）を含み、そこでは最初の４個の演算子（４２４、４２２、４１８と４０２）が統合対数合計演算子４１４に結合され、残りの対数合計演算子（４０４、４０６、４０８と４１０）が統合対数合計演算子４１２に結合される。統合対数合計演算子の出力と外因性インフォメーション入力の間の差し引きは減算回路４１６によって実行される。こうして、図１のＬＬＲ１１６は図４に示した減算器４１６である。用途に応じて、外因性インフォメーション入力はＬｏｇＭＡＰプロセッサの前のＬＬＲ出力から入ることが可能であり、あるいは他のいずれかから入るソフト・インフォメーションであることも可能である。

ＬＬ計算器はパス・メトリック（後方向と前方向）およびブランチ・メトリックの結果を対数的に一体化させて対数尤度値を計算する。一時的に図５を参照すると、ＬＬ計算器の各々は２つの出力部を有する。一方の出力部は「１」であるインフォメーション・ビットに対する（ブランチ・メトリックとパス・メトリックからの）寄与を表わす、すなわちＬＬ_ｔに関する対数合計演算子４２８の出力およびＬＬ_ｔ＋１に関する対数合計演算子４１４の出力である。他方の出力部は「０」であるインフォメーション・ビットに対する寄与を表わす、すなわちＬＬ_ｔに関する対数合計演算子４２６の出力およびＬＬ_ｔ＋１に関する対数合計演算子４１２の出力である。基数４のＬｏｇＭＡＰプロセッサについては、１つの状態から別の状態に進むときにブランチ・メトリックが２つの時間ユニットを横切ることをトレリスが示しており、これは基数２のトレリスに関して時間の圧縮を表わす。すなわち、図５に示したように、プロセッサは時間ｔから時間ｔ＋２へと遷移し、時間ｔ＋１のプロセッサの状態は示されない。しかしながら、ＬＬ値を算出するために、すべての時間遷移に関するパス・メトリックとブランチ・メトリックによる寄与が含まれるはずである。したがって、基数４（またはＫが４以上のときの基数Ｋ）のケースについては、トレリスに現れない時間的瞬間のメトリックを算出するために何らかのタイプの外挿が必要となる。しかしながら、高次基数（すなわちＫが４以上のときの基数Ｋ）のトレリスについてブランチ・メトリックを賢明に選択すると外挿計算をする必要が除外され、これは図４Ａで示され、説明される。

図４Ａを参照すると、状態８個、基数２のトレリスおよび状態８個、基数４のトレリスが示されている。基数２のトレリスについては、ブランチの各々がそれに付随するインフォメーション・ビットを有する。言い換えると、「０」でラベルされるブランチは「０」であるインフォメーション・ビットに寄与している。「１」でラベルされるブランチは「１」であるインフォメーション・ビットに寄与している。基数４のトレリスもやはり、説明を簡単にして具体的例示を明確にするために示した、参入状態０のブランチだけを備えた８個の状態を有する。基数２のトレリスと同様に、基数４の各々のブランチはそれに付随するインフォメーション・ビットを有する。しかしながら、このインフォメーションは２ビットのインフォメーションであり、したがって特定のブランチに付随する特定のインフォメーションは基数４のトレリスに対する基数２のトレリスのマップ化から得られる。例えば、状態３から状態０（時間ｔから時間ｔ＋２）への遷移がビット・パターン１０に付随して示されている。ビット・パターン１０は、状態３から状態０へと進む２つの遷移をそれから判定することのできる基数２のトレリスの底部を観測することによって得られる。最初の遷移（ｔからｔ＋１へ）は状態３から状態１（付随インフォメーション・ビットは「０」）であり、その後の次の遷移（ｔ＋１からｔ＋２へ）は状態１から状態０（付随インフォメーション・ビットは「１」）である。最初の遷移は最下位ビット（ＬＳＢ）を付随し、第２の遷移は２ビット・パターンの最上位ビット（ＭＳＢ）を付随する。残りの基数４のトレリスの参入状態０で示される第３の遷移は同様の様式で得られる。したがって、基数２の遷移とビットの付随が基数４（またはさらに高次の基数）のトレリスのブランチについてインフォメーション・ビットの付随を判定するために使用されることが可能なので、特定のインフォメーション・ビットに対する全ブランチ・メトリックおよびパス・メトリックの寄与はさらに高次基数のトレリスについて判定されることが可能である。その結果、一定のブランチ・メトリックとパス・メトリックの遷移がグループにまとめられて特定のインフォメーション・ビットに対する寄与のすべてが算出され、その結果、そのインフォメーション・ビットについて対数尤度値が判定される。例えば、図４を参照すると、基数４のプロセッサに関するＬＳＢ位置にある「０」ビットに対する寄与は対数合計演算子４３８、４４０、４４２と４４４に入力される。ＬＳＢ位置にある「１」ビットに対する寄与は対数合計演算子４３０、４３２、４３４と４３６に入力される。ＭＳＢ位置にある「１」ビットに対する寄与は対数合計演算子４２４、４２２、４１８と４０２に入力される。最後に、ＭＳＢ位置にある「０」ビットに対する寄与は対数合計演算子４０４、４０６、４０８と４１０に入力される。したがって、ＬＬ計算器（１１８、１２２）の入力は複数グループに配置され、それによって、各グループは特定の対数尤度値に寄与する選択されたブランチ・メトリックとパス・メトリックの計算を代表する。

上記で示したように、前方向と後方向のパス・メトリックを算出するのに使用されるパス・メトリック計算器および対数尤度値を算出するのに使用されるＬＬ計算器は対数合計演算子群を備えて構成される。一時的に図３を参照すると、図４で描かれた対数合計演算子のための構造体が示されている。対数合計演算子のヤコビアン定義を参照を簡単化するためにここで反復すると、

対数合計（Ａ_１，Ａ_２，Ａ_３，．．．．）＝最大値（Ａ_１，Ａ_２，Ａ_３，．．．．）＋ｆ（Ａ_１，Ａ_２，Ａ_３，．．．．）であり、ここでｆ（Ａ_１，Ａ_２，Ａ_３，．．．．）＝ｌｏｇ（ｅｘｐ（−Δ_１）＋ｅｘｐ（Δ_２）＋ｅｘｐ（−Δ_３）＋．．．．）であり、ここでΔ_ｉ＝Ａ_ｉ−最小値（Ａ_１，Ａ_２，Ａ_３，．．．．）である。対数合計の定義は次のように近似され、
対数合計（Ａ_１，Ａ_２，．．．．）＝

であり、ここで

と

は特定の時間に対数合計演算子によって考慮される２つの最大値である。対数合計演算子は、対数加算演算のヤコビアン定義の近似を導入する加算比較選択（ＡＣＳ）構造体と呼ばれる特定の構造体を使用して設計される。さらに図３を参照すると、対数合計演算子３５０に対する入力部の加算器（図示せず、図２参照）の結果は４通りの比較回路３４０に供給される。比較回路３４０は４つの入力のうちの２つの最も大きい入力（すなわち最大値と次の最大値）を出力する。経路３９０にわたって適切な選択制御信号を送ることによって、比較回路３４０はルックアップ・テーブル（ＬＵＴ）３６０に記憶された値

にアクセスする。加算器３８０はＬＵＴの値を比較回路の出力と合計し、その結果、算出されたブランチ・メトリックまたはパス・メトリックに結びつく。

ＡＣＳ構造体のまた別の導入が図３Ａに示されている。ここで図３Ａを参照すると、対数合計演算子３００の入力部の加算器の結果（図示せず、図２参照）はコンパレータ３０４と３０２に加えられる。コンパレータの出力ならびに入力は図示したようにマルチプレクサ３０６と３０８に加えられる。マルチプレクサの出力は再びコンパレータ３１０に加えられ、その出力がマルチプレクサ３０６と３０８の出力と共にマルチプレクサ３１２に加えられる。

に関する値はＬＵＴ３１４に記憶される。マルチプレクサ３１２の出力とルックアップ・テーブル（ＬＵＴ）３１４が加算器３１６で加算されて対数合計演算子の最終出力を形成する。コンパレータ３０４、３０２と３１０がマルチプレクサ３０６、３０８と３１２と共に４つの入力値の中から２つの最も大きい（すなわち最大値と次の最大値）値を見出すことは意図されている。しかしながら、入力のうちの最大の２つがいつも互いに比較されているので、図３Ａの構造体は４つの入力の中の最大値を生じるであろうが必ずしも次の最大値を生じる必要はない。したがって、図３Ａに示した実施は算出されるメトリックの精度を低下させ、その結果、ＬｏｇＭＡＰプロセッサの性能に悪影響を及ぼす。後に示すように、性能のこの低下は無視できるものであり、したがって、図３Ａに示した構造体もやはり対数合計演算子を作製するのに使用することが可能である。

「１」ビットが時間ｔに受信された確率を対数合計演算子４２８の出力が表わし、「０」ビットが時間ｔに受信された確率を対数合計演算子４２６の出力が表わすことに留意すべきである。同様に、対数合計演算子４１４と４１２の出力は時間ｔ＋１に「１」および「０」ビットが受信された確率をそれぞれ表わす。

ここで図５を参照すると、本発明のＬｏｇＭＡＰプロセッサが入ってくるインフォメーションを処理してブランチ・メトリックを発生し、前方向と後方向のパス・メトリックを算出するのにそのようなブランチ・メトリックを使用する仕方を表わす状態８個、基数４のトレリスが示されている。処理中のウィンドウは長さでＷの時間ユニットであり、奇数の時間的瞬間（ｔ＝１，３，５，．．．．）が示されていないことが判る。やはり具体的例示を明確にするために、遷移の各々に関するブランチ・メトリックは示されていない。しかしながら、ブランチ・メトリックとパス・メトリックが上記の等式（１）、（２）および（３）に従って算出されることは理解されるであろう。前方向の帰納は時間ｔ＝０に始まり、前のウィンドウの終了時に前方向パス・メトリックを使用して初期化される。前方向と後方向の処理は図示したようにＷ時間ユニットの時間ウィンドウの間に生じるインフォメーションのブロックについて為される。

基数４のトレリス内の各状態は、それに参入する４つのブランチとそれから出て行く４つのブランチを有する。基数２のトレリスの１つのインフォメーション・ビットと比較して、１つの状態から別の状態への遷移が２つのインフォメーション・ビットを含んでいるので、トレリスは時間的に圧縮される。したがって、基数４のトレリスについては、本発明のＬｏｇＭＡＰプロセッサは一度に２ビットを処理し、その２ビットに相当する２つのＬＬＲ出力を有する。したがって、基数８のトレリス（図示せず）については、１つの状態から別の状態への遷移は３つのインフォメーション・ビットを含む。基数１６のトレリス（図示せず）については、１つの状態から別の状態への遷移は４つのインフォメーション・ビットを含む。こうして、Ｋが４以上の基数Ｋのトレリスについては、概して、１つの状態から別の状態への遷移はｌｏｇ_２Ｋのインフォメーション・ビットを含む。ＬｏｇＭＡＰプロセッサが時間ｔ＝０に始まってｔ＝Ｗ迄で１つの状態から別の状態へと遷移するとき、それは等式（１）と（２）の通りに前方向のパス・メトリックとブランチ・メトリックを処理している。時間ｔ＝Ｗに、前方向の帰納は停止し、後方向の帰納が始まる。次のウィンドウからダミーの後方向パス・メトリックが使用されて時間ウィンドウＷの後方向帰納が初期化される。言い換えると、後方向の帰納は実際には次のウィンドウの一部から開始される。

図１と５を参照すると、時間ｔ＝０にウィンドウＷについて前方向の帰納が始まる。算出されたブランチ・メトリックはメモリ１０４に記憶され、適切な時間的瞬間にマルチプレクサ１１４を介してメモリ１０４からＰＭＣ１０８へと送られる。ＰＭＣ１０８によって算出された前方向のパス・メトリックはＬＬ計算器１１８と１２２へと送られる。やはり、メモリ１０４からブランチ・メトリックはマルチプレクサ１１２を介してＬＬ１１８と１２２およびＰＭＣ１１０へも送られる。こうしてＬＬ１２２と１１８はＢＭＣ１０２と連絡し、それはＬＬ群とＢＭＣ１０２の間でインフォメーションが搬送される（すなわち受信および／または送信される）ことを意味する。時間ｔ＝Ｗに、ブランチ・メトリックがＢＭＣ１０２からＰＭＣ１１０へと送られてＰＭＣ１１０がダミーの後方向パス・メトリック、β_Ｄを算出することを可能にする。すなわち、初期に次のウィンドウからブランチ・メトリックが先ずＰＭＣ１１０へと送られることでＰＭＣ１１０がβ_Ｄ群を算出することを可能にする。別の手法は、β_Ｄ群がＢＭＣ１０２に前もって記憶されており、時間ｔ＝ＷにＰＭＣ１１０へと送られ得ることである。ＰＭＣ１１０は、算出されたダミーの後方向パス・メトリック（すなわちβ_Ｄ）を記憶し、その他の後方向パス・メトリック（すなわちβ）を記憶するための異なるメモリ場所を有する。その後、２つのタイプの後方向パス・メトリックはＬＬ１１８と１２２へと送られる。次の時間ウィンドウで、マルチプレクサ１１２を介してブランチ・メトリックがメモリ１０６からＬＬ計算器１１８と１２２およびＰＭＣ１１０へと送られる。ブランチ・メトリックはまた、マルチプレクサ１１４を介してメモリ１０６から前方向ＰＭＣ１０８およびＬＬ計算器１１８と１２２へも送られる。パス・メトリックは前のウィンドウと同じ方式で算出される。

ここで図１だけを参照すると、ＬＬ計算器１１８と１２２は対数合計演算の通りにパス・メトリックとブランチ・メトリックを対数的に一体化させて対数尤度値を生じさせる。その結果、２つのインフォメーション・ビットが上記で検討した基数４のＬｏｇＭＡＰプロセッサの出力から（トレリスのｔからｔ＋２の各時間について）判定されることが可能となる。こうして、本発明のＬｏｇＭＡＰプロセッサを備えて構成されるターボ・デコーダは基数２のターボ・デコーダよりも相対的にさらに多くの単位時間当たりのインフォメーションを処理することができる。状態Ｎ個、基数ＫのＬｏｇＭＡＰプロセッサについては、概して、４ｌｏｇ_２Ｋ個のＢＭＣ演算子、ｌｏｇ_２Ｋ個のＰＭＣ、ｌｏｇ_２Ｋ個のＢＭＣが存在し、ＰＭＣの数は同じに保たれることに留意すべきである。ＰＭＣの数は同じに保たれるけれども、ＰＭＣの複雑さはＫの増加と共に増大する。

本発明の高次基数のＬｏｇＭＡＰプロセッサは相対的にさらに多くの単位時間当たりのインフォメーションを処理することができるので、ＬｏｇＭＡＰプロセッサを使用する多くの用途はここで本発明の装置から恩恵を受けることができる。例えば、ターボ・デコーダとチャネル・イコライザは本発明のＬｏｇＭＡＰプロセッサのようなＳＩＳＯ装置を使用して通信チャネルの様々な異常に晒された受信インフォメーションを符号解読する。

ターボ・デコーダはターボ・エンコーダによって符号化され、かつ他の符号化装置で処理された可能性のある情報を符号解読するのに使用される装置である。図８を参照すると、帰納的組織符号化器（ＲＳＣ）８０２と８０４およびインタリーバ８０６を含むターボ・エンコーダ８００の範例が示されている。インタリーバ８０６はその入力部でよく知られているインタリーブ動作を実行し、その結果をＲＳＣ８０４へと出力する。インタリーブはインフォメーション・ビットのストリームの時間的交錯であり、すなわちインフォメーション・ビットの時間順序を変えることである。ＲＳＣ１０２と１０４の両方がインフォメーション・ビットとインタリーブされたインフォメーション・ビットそれぞれに符号化動作を実行する。ＲＳＣ１０２と１０４はパリティ・ビット

と

それぞれを符号化動作の結果として発生する。また、各インフォメーション・ビットも本質的に複製され、システマティック・ビット（すなわちＸ_Ｓ）と呼ばれる。パリティ・ビット

と

およびシステマティック・ビットは、受信部のフロントエンドに振幅フェージングおよび位相のジッタおよび熱的ノイズといったチャネル異常を通常有する通信チャネルにわたって送信される。チャネル異常は送信インフォメーションにエラーを導入する。受信されたパリティ・ビットは

と

になり、システマティック・ビットはＹ_Ｓとなり、サンプルと称される。

ここで図９を参照すると、ターボ・デコーダ９００は本発明によって構成されたＬｏｇＭＡＰプロセッサ９０２と９０６を含む。ターボ・デコーダ９００はさらにインタリーバ９０４とデインタリーバ９０８を含む。デインタリーバ９０８は逆インタリーブ動作を実行する。図示したように、受信されたサンプル

とＹ_ＳはＬｏｇＭＡＰプロセッサ９０２に加えられ、受信されたサンプル

はＬｏｇＭＡＰプロセッサ９０６に加えられる。ターボ・デコーダ９００は対数尤度比出力を発生する。インタリーバ９０８、デインタリーバ９０４およびＬｏｇＭＡＰプロセッサ９０２と９０６はすべて、外因性インフォメーションを回収して記憶するためのバッファとメモリ場所を共有する。ＬｏｇＭＡＰプロセッサが基数４のトレリスの通りにインフォメーションを処理するとき、ターボ・デコーダは単位時間当たり２ビットを符号解読することができる。基数８については、ターボ・デコーダは単位時間当たり３ビットを符号解読することが可能であり、基数１６では単位時間当たり４ビットである。同時に複数メモリへのアクセスが可能なことを確実化するために、反復性の外因性インフォメーション記憶構造体が使用される。ターボ・デコーダの様々な構成要素から入る外因性インフォメーションは外因性インフォメーション・メモリと呼ばれる様々なメモリ・ブロックに記憶される。

特に、基数４のターボ・デコーダについては、２つのインフォメーション・ビットが単位時間当たりで処理されるので、ターボ・デコーダは相対的にさらに多くの単位時間当たりのインフォメーションを回収する。再び図９を参照すると、境界９１０は（インタリーバ９０４、デインタリーバ９０８およびＬｏｇＭＡＰプロセッサのための）２つのメモリ空間を象徴的に表わしており、それらは異なるアドレスに存在する。境界９１０の側方には外因性インフォメーションを記憶するためのメモリを有するＬｏｇＭＡＰプロセッサ９０２が配置され、そこではそのようなインフォメーションは順々のメモリ・アドレスを有するメモリ内に記憶される。言い換えると、回収されるインフォメーションは隣接するメモリ場所に配置される。しかしながら、境界９１０の他方の側（すなわちＬｏｇＭＡＰプロセッサ９０６が配置される側）に記憶される外因性インフォメーションの時間順序の交錯配列のせいで、外因性インフォメーションは順々のメモリ場所から回収されることはない。

１つのメモリ・アドレスだけが知られる必要があってその他のメモリ・アドレスは単純に次の高次のアドレスである順々のケースとは異なり、２つの識別されたメモリ・アドレスを使用して外因性インフォメーションが回収される。２つのメモリ・アドレスから順々の方式でインフォメーションを回収することは、したがって、ターボ・デコーダの動作速度を低下させる。この動作速度の低下を解決するために、ターボ・デコーダの基数の値に応じて所定の回数で外因性メモリが複製される。例えば、基数４のターボ・デコーダについては、外因性メモリは二重に複製される。基数８のターボ・デコーダについては、同じアドレスと同じ内容で外因性メモリの３つのブロックが存在する。概して、基数Ｋのターボ・デコーダについては外因性インフォメーション・メモリのｌｏｇ_２Ｋ個のブロックが存在し、そこではそれらのすべてが同じアドレスとそのアドレスに記憶された同じ内容を有する。すなわち、外因性メモリは複製され、相当するメモリ・アドレスはすべての回数で同じ内容を含む。この方式で、外因性インフォメーションの多重回収が特定の瞬間に為されることが可能である。発生した多重アドレスが同じ値を有することは可能であるが、しかし回収される実際の値が多様なメモリ・ブロックに由来するであろうことに留意すべきである。複製された外因性インフォメーション・メモリは互いに無関係であり、それは１つの外因性メモリに由来するアクセス・インフォメーションが、いかなる方式でも他のいかなる外因性メモリにも影響を与えないことを意味する。

ここで図１０を参照すると、（本発明のＬｏｇＭＡＰプロセッサを備えて構成された）基数４のターボ・デコーダｖｓ基数２のターボ・デコーダの性能比較チャートが示されている。等しいＢＥＲ（例えば１０^−３）については、基数４のターボ・デコーダの信号／ノイズ比

は基数２のデコーダの信号／ノイズ比よりも約０．０５ｄＢ小さい。デコーダの信号／ノイズ比のこの差異は無視できるものであり、実用目的では極めてわずかであるかもしくは有意差がない。無視できるほどの低下はＰＭＣ群の設計に施された近似のせいである。したがって、実用目的では、基数２および基数４のターボ・デコーダは事実上同じ性能を有しながら、基数４のターボ・デコーダは相対的にさらに高速でインフォメーションを処理することができる。

本発明のＬｏｇ ＭＡＰプロセッサのブロック図である。 状態８個、基数４のＬｏｇ ＭＡＰプロセッサに関する前方向パス・メトリックのパス・メトリック計算器を示す図である。 対数合計演算の近似に基づく対数合計演算子の構造体を示す図である。 やはり対数合計演算の近似に基づく対数合計演算子の別の構造体を示す図である。 対数合計演算子を使用する図１の対数尤度計算器の導入を示す図である。 基数２のトレリスと基数４のトレリスの間のマップ化の一部を示す図である。 図１のＬｏｇ ＭＡＰプロセッサによって使用される状態８個、基数４のトレリスを描く図である。 Ｌｏｇ ＭＡＰアルゴリズムによって算出されたブランチ・メトリックとパス・メトリックでＬｏｇ ＭＡＰアルゴリズム通りに状態８個、基数４のトレリスの一部を描く図である。 Ｌｏｇ ＭＡＰアルゴリズムに使用される基数２のトレリスの一部を描く図である。 ターボ・エンコーダのブロック図である。 本発明のＬｏｇ ＭＡＰプロセッサを導入したターボ・デコーダのブロック図である。 基数２のターボ・デコーダおよび基数４のターボ・デコーダの性能曲線を示すチャート図である。

Claims (10)

1. 少なくとも１つの入力信号を受信するための少なくとも１つの入力部を有し、かつＫが４以上の整数であり、Ｎが２以上の整数である場合に状態Ｎ個、基数Ｋのトレリスを使用して装置が受信信号を処理することで少なくとも１つの出力信号を発生する少なくとも１つの出力部を有する装置を含み、該装置が、１つの比較回路と単一のルックアップ・テーブルとを備えた少なくとも１つの対数合計演算子を有しており、該比較回路が、少なくとも４つのブランチ・メトリックとパス・メトリックの合計及び／又はパス・メトリック入力を受信し、２つの比較出力として最も大きな値の入力と１つの他の入力の値とを選択し、該２つの比較入力は、対数合計演算子のヤコビアン定義の近似を決定するために該ルックアップ・テーブルから１つの値を選択するのに使用されるプロセッサ。
   
2. 装置が、Ｋが４以上の整数であり、Ｎが２以上の整数である場合の基数Ｋ、状態Ｎ個のトレリスを使用するLogMAPアルゴリズムに従ってインフォメーションを処理するソフト入力ソフト出力装置を含むLogMAPプロセッサである、請求項１に記載のプロセッサ。
   
3. ソフト入力ソフト出力装置が、
   少なくとも１つのブランチ・メトリック計算器、
   少なくとも１つの前方向パス・メトリック計算器と少なくとも１つの後方向パス・メトリック計算器であって、両方共にブランチ・メトリック計算器と連絡する計算器、
   パス・メトリック計算器に結合された少なくとも１つの対数尤度計算器、および
   外因性インフォメーションを有し、少なくとも１つの対数尤度計算器に結合されることで少なくとも１つの対数尤度比出力を供給する少なくとも１つの減算器を含み、それによってパス・メトリック計算器と少なくとも１つの対数尤度計算器が、対数合計演算のヤコビアン定義の近似に基づいて設計される対数合計演算子を備えて構成される、請求項２に記載のプロセッサ。
   
4. 外因性インフォメーション入力がLogMAPプロセッサの以前の対数尤度比計算から得られる、請求項３に記載のプロセッサ。
   
5. 対数合計演算子が加算比較選択構造体を使用して構成される、請求項３に記載のプロセッサ。
   
6. Ｎ個のブランチ・メトリック計算器、合計log₂Ｋ個のパス・メトリック計算器および合計log₂Ｋ個の対数尤度計算器が存在する、請求項３に記載のプロセッサ。
   
7. LogMAPアルゴリズムを使用してインフォメーションを処理する方法であって、
   Ｋが４以上の整数であり、Ｎが２以上の整数である場合に、LogMAPアルゴリズムへのインフォメーションの適用の基本となる状態N個、基数Kのトレリスを供給する工程を含み、該方法は、１つの比較回路と単一のルックアップ・テーブルとを備えた少なくとも1つの対数合計演算子を使用して実行され、該比較回路が、少なくとも4つのブランチ・メトリックとパス・メトリックの合計及び／又はパス・メトリック入力を受信し、２つの比較出力として最も大きな値の入力と１つの他の入力の値とを選択し、該２つの比較入力は、対数合計演算子のヤコビアン定義の近似を決定するために該ルックアップ・テーブルから１つの値を選択するのに使用される方法。
   
8. 状態Ｎ個、基数Ｋの手順を供給する工程が、
   インフォメーションを受信する工程、
   受信したインフォメーションと外因性インフォメーションに基づいてブランチ・メトリックを算出する工程、
   算出したブランチ・メトリックに基づいてパス・メトリックを算出する工程、
   ブランチ・メトリックとパス・メトリックから対数尤度値を算出する工程を含み、算出された対数尤度値と算出されたパス・メトリックがヤコビアン定義の近似に基づいた対数合計演算を通じて得られるものであり、
   算出された対数尤度値と外因性インフォメーションの減算演算を通じて対数尤度比を算出する工程を含む、請求項７に記載の方法。
   
9. インフォメーションを符号解読するためのターボ・デコーダであって、
   第１のＳＩＳＯ装置と第２のＳＩＳＯ装置を含み、それらの両方が、Ｎが２以上の整数であってＫが４以上の整数である場合の状態N個、基数Kのトレリスを使用してLogMAPアルゴリズムに従ってインフォメーションを処理し、そこではＳＩＳＯ装置がインタリーバとデインタリーバに結合され、各々のＳＩＳＯ装置が、１つの比較回路と単一のルックアップ・テーブルとを備えた少なくとも１つの対数合計演算子を有しており、該比較回路が、少なくとも４つのブランチ・メトリックとパス・メトリックの合計及び／又はパス・メトリック入力を受信し、２つの比較出力として最も大きな値の入力と１つの他の入力の値とを選択し、該２つの比較入力は、対数合計演算子のヤコビアン定義の近似を決定するために該ルックアップ・テーブルから１つの値を選択するのに使用されるターボ・デコーダ。
   
10. ＳＩＳＯ装置、インタリーバおよびデインタリーバが、外因性メモリ・インフォメーションを記憶するためのlog_２Ｋ個の複製メモリ・ブロックを有する、請求項９に記載のターボ・デコーダ。

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