JPH01217614A - システムリセット制御方式 - Google Patents
システムリセット制御方式Info
- Publication number
- JPH01217614A JPH01217614A JP63044737A JP4473788A JPH01217614A JP H01217614 A JPH01217614 A JP H01217614A JP 63044737 A JP63044737 A JP 63044737A JP 4473788 A JP4473788 A JP 4473788A JP H01217614 A JPH01217614 A JP H01217614A
- Authority
- JP
- Japan
- Prior art keywords
- system reset
- control unit
- reset
- control
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 230000008034 disappearance Effects 0.000 abstract 1
- 230000001629 suppression Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000005764 inhibitory process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Safety Devices In Control Systems (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
中央処理装置と端末のデバイスとがチャネルや入出力イ
ンタフェースを介して接続されているシステムのリセッ
ト制御方式に関し、 コントロールユニット内のプロセッサ部の情報処理が終
了していないのにシステムリセットが実行されてデータ
が消失してしまうことを未然に防ぐことを目的とし、 コントロールユニット自体の情報処理が終了するまでリ
セットを抑止する抑止手段とコントロール側で発生した
ハード障害を考慮した時限手段とを備えたシステムリセ
ット判定部をコントロールユニット内に設け、その判定
結果によりシステムリセットの実行を制御するように構
成する。
ンタフェースを介して接続されているシステムのリセッ
ト制御方式に関し、 コントロールユニット内のプロセッサ部の情報処理が終
了していないのにシステムリセットが実行されてデータ
が消失してしまうことを未然に防ぐことを目的とし、 コントロールユニット自体の情報処理が終了するまでリ
セットを抑止する抑止手段とコントロール側で発生した
ハード障害を考慮した時限手段とを備えたシステムリセ
ット判定部をコントロールユニット内に設け、その判定
結果によりシステムリセットの実行を制御するように構
成する。
本発明は、中央処理装置と端末のデバイスとがチャネル
や入出力インタフェースを介して接続されているシステ
ムのリセット制御方式に関し、特に、リセット時のデー
タ消失を防護したシステムリセット制御方式に関する。
や入出力インタフェースを介して接続されているシステ
ムのリセット制御方式に関し、特に、リセット時のデー
タ消失を防護したシステムリセット制御方式に関する。
従来より、中央処理装置と端末のデバイスとの接続がチ
ャネルや入出力インタフェースを介して行われるのは公
知である。例えば外部記録装置として磁気ディスクを使
用する場合など、第３図に示すように、中央処理装置３
１に複数のチャネル３２ａ及び３２ｂを付設し、それら
の各チャネルに、コントロールユニットとしての磁気デ
ィスク制御装Ｗ３３ａ及び３３ｂを介して磁気ディスク
３４ａ及び３４ｂを接続している。
ャネルや入出力インタフェースを介して行われるのは公
知である。例えば外部記録装置として磁気ディスクを使
用する場合など、第３図に示すように、中央処理装置３
１に複数のチャネル３２ａ及び３２ｂを付設し、それら
の各チャネルに、コントロールユニットとしての磁気デ
ィスク制御装Ｗ３３ａ及び３３ｂを介して磁気ディスク
３４ａ及び３４ｂを接続している。
このようなシステムでは、チャネルで発生したハード障
害もしくはチャネルによって検出されたタイムアウトの
結果によりチャネルのシステムをリセットするため、Ｏ
Ｓ （Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）により、チ
ャネルに“ＣＬＥＡＲＣＩ （ＣＬＥＡＲＣＨＡＮＮＥ
Ｌ）”コマンドが発行されるようになっている。チャネ
ル３２側は、その“ＣＬＥＡＲＣＩ”コマンドを認識す
ると、磁気ディスク制御装置３３側へ送信している特定
の信号の送信をストップする。磁気ディスク制御装置３
３側では、チャネル側から送信されていた特定のｊ３号
が落とされたことにより“Ｓｙｓ ｔｅｍ Ｒｅ５ｅｔ
５ｅｑｕｅｎｃｅ ″を認識して、磁気ディスク制御
装置３３のシステムをリセットする。
害もしくはチャネルによって検出されたタイムアウトの
結果によりチャネルのシステムをリセットするため、Ｏ
Ｓ （Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）により、チ
ャネルに“ＣＬＥＡＲＣＩ （ＣＬＥＡＲＣＨＡＮＮＥ
Ｌ）”コマンドが発行されるようになっている。チャネ
ル３２側は、その“ＣＬＥＡＲＣＩ”コマンドを認識す
ると、磁気ディスク制御装置３３側へ送信している特定
の信号の送信をストップする。磁気ディスク制御装置３
３側では、チャネル側から送信されていた特定のｊ３号
が落とされたことにより“Ｓｙｓ ｔｅｍ Ｒｅ５ｅｔ
５ｅｑｕｅｎｃｅ ″を認識して、磁気ディスク制御
装置３３のシステムをリセットする。
尚、磁気ディスク制御装置の内部は、第４図に示すよう
に、チャネル側制御回路４１と、ＭＰＵ及びＡＤＴ制御
回路４２と、デバイス側制御回路４３とで構成されてい
る。
に、チャネル側制御回路４１と、ＭＰＵ及びＡＤＴ制御
回路４２と、デバイス側制御回路４３とで構成されてい
る。
上記装置において、従来のリセット方式では、コントロ
ールユニット内のＭＰＵ４２の情Ｈ処理の終了の有無を
問わずシステムをリセットしていたので、ＭＰＵ４２の
情報処理が終了していない場合に、データが消失するこ
とがある。
ールユニット内のＭＰＵ４２の情Ｈ処理の終了の有無を
問わずシステムをリセットしていたので、ＭＰＵ４２の
情報処理が終了していない場合に、データが消失するこ
とがある。
本発明は、このような問題点に鑑みて創案されたもので
、コントロールユニット内のプロセッサ部の情報処理が
終了していないのにシステムリセットが実行されてデー
タが消失してしまうことを未然に防ぐシステムリセット
制御方式を提供することを目的とする。
、コントロールユニット内のプロセッサ部の情報処理が
終了していないのにシステムリセットが実行されてデー
タが消失してしまうことを未然に防ぐシステムリセット
制御方式を提供することを目的とする。
本発明において上記の問題点を解決するための手段は、
チャネル及び入出力インタフェースを介して接続される
コントロールユニットのシステムリセット制御方式にお
いて、コントロールユニット自体の情報処理が終了する
までリセットを抑止する抑止手段とコントロール側で発
生したハード障害を考慮した時限手段を備えたシステム
リセット判定部をコントロールユニット内に設け、その
判定結果によりシステムリセットの実行を制御するシス
テムリセット制御方式によるものとする。
チャネル及び入出力インタフェースを介して接続される
コントロールユニットのシステムリセット制御方式にお
いて、コントロールユニット自体の情報処理が終了する
までリセットを抑止する抑止手段とコントロール側で発
生したハード障害を考慮した時限手段を備えたシステム
リセット判定部をコントロールユニット内に設け、その
判定結果によりシステムリセットの実行を制御するシス
テムリセット制御方式によるものとする。
本発明は、システムリセットを抑止するためにシステム
リセット判定部をコントロールユニット内に設ケ、コン
トロールユニットのＭＰＵの情報＆ｌＩが終っていない
のにシステムリセットが実行されるのを抑制し、データ
が消失してしまうことを未然に防ぐものである。
リセット判定部をコントロールユニット内に設ケ、コン
トロールユニットのＭＰＵの情報＆ｌＩが終っていない
のにシステムリセットが実行されるのを抑制し、データ
が消失してしまうことを未然に防ぐものである。
また、システムリセット判定部は、コントロール側で発
生したハード障害を考慮した時限手段をも備え、動作の
確実さを図る。
生したハード障害を考慮した時限手段をも備え、動作の
確実さを図る。
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１はシステムリセットを行うシステム
リセット処理回路、２はＭＰＵ、３〜４は所要の信号を
保持するためのレジスタ、５はＭＰＵ２からの転送制御
信号によりチャネル側及びデバイス側へデータ転送を行
う転送回路、６はシステムリセット処理回路１からの指
令によりリセットされる第１のフリップフロップ、７は
本発明のシステムリセット判定部である。
リセット処理回路、２はＭＰＵ、３〜４は所要の信号を
保持するためのレジスタ、５はＭＰＵ２からの転送制御
信号によりチャネル側及びデバイス側へデータ転送を行
う転送回路、６はシステムリセット処理回路１からの指
令によりリセットされる第１のフリップフロップ、７は
本発明のシステムリセット判定部である。
システムリセット判定部７は、第４図に示したコントロ
ールユニットのチャネル側制御回路４１に相当する位置
に設けられ、抑止手段としての第２のフリップフロップ
８と時限手段としてのタイマ９を備えている。図中１０
はアンドゲート、１１はオアゲートである。またＳｌは
チャネル側からのシステムリセット信号、Ｓ２．Ｓ３及
びＳ４はＭＰＵ３が各レジスタを動作して発する信号中
のリセット信号、セット信号及び転送制御信号である。
ールユニットのチャネル側制御回路４１に相当する位置
に設けられ、抑止手段としての第２のフリップフロップ
８と時限手段としてのタイマ９を備えている。図中１０
はアンドゲート、１１はオアゲートである。またＳｌは
チャネル側からのシステムリセット信号、Ｓ２．Ｓ３及
びＳ４はＭＰＵ３が各レジスタを動作して発する信号中
のリセット信号、セット信号及び転送制御信号である。
第２図は、上記実施例の動作タイミングを示す各信号の
波形図である。以下、第１図と第２図を参照しつつ実施
例を説明する。
波形図である。以下、第１図と第２図を参照しつつ実施
例を説明する。
前記の如く、チャネル側からの“Ｓｙｓｔｅｍ Ｒｅ５
ｅｔＳｅｑｕｅｎｃｅ″をコントロールユニット側が認
識すると、コントロールユニット側でシステムリセット
信号Ｓｌを発行する。このシステムリセット信号Ｓ１の
“オン”で、従来は、波形図の２段目及び３段目に示す
如く、第１のフリップフロップ６の出力が直接システム
リセット処理回路１へ送られて、該処理回路１が直ちに
システムリセットし、折返しの信号により第１のフリッ
プフロップ６もリセットされていたが、本実施例では第
１のフリップフロップ６の出力はシステムリセット判定
部７内のアントゲ−）１０を介して送られるので、該ア
ンドゲート１０へのもう一方の入力により、フリップフ
ロップ６の出力が有効か否かを判定されることになる。
ｅｔＳｅｑｕｅｎｃｅ″をコントロールユニット側が認
識すると、コントロールユニット側でシステムリセット
信号Ｓｌを発行する。このシステムリセット信号Ｓ１の
“オン”で、従来は、波形図の２段目及び３段目に示す
如く、第１のフリップフロップ６の出力が直接システム
リセット処理回路１へ送られて、該処理回路１が直ちに
システムリセットし、折返しの信号により第１のフリッ
プフロップ６もリセットされていたが、本実施例では第
１のフリップフロップ６の出力はシステムリセット判定
部７内のアントゲ−）１０を介して送られるので、該ア
ンドゲート１０へのもう一方の入力により、フリップフ
ロップ６の出力が有効か否かを判定されることになる。
コントロールユニット側の判断によりシステムリセット
を抑止したい場合（制御部の情報処理が終了していない
場合など）には、ＭＰＵ２を介して、波形図の６段目に
示す如く、セット信号Ｓ３を第２のフリップフロップ８
にセットする。これにより、フリップフロップ８の出力
は“１”になり、アンドゲート１０の出力はＯ″となっ
て、コントロールユニットのシステムリセットは抑止さ
れる。
を抑止したい場合（制御部の情報処理が終了していない
場合など）には、ＭＰＵ２を介して、波形図の６段目に
示す如く、セット信号Ｓ３を第２のフリップフロップ８
にセットする。これにより、フリップフロップ８の出力
は“１”になり、アンドゲート１０の出力はＯ″となっ
て、コントロールユニットのシステムリセットは抑止さ
れる。
次に、コントロールユニット側の判断でリセット抑止を
中止する場合は、前記ＭＰＵ２を介して、波形図の７段
目に示す如く、リセット信号Ｓ２を第２のフリップフロ
ップ８にセットする。これにより、波形図の８段目に示
す如く、アンドゲート１０の出力は“１”となって、シ
ステムリセット処理回路１が作動し、コントロールユニ
ットはシステムリセットされる。第１のフリップフロッ
プ６は、波形図の９段目に示す如く、折返しの信号によ
りリセットされる。
中止する場合は、前記ＭＰＵ２を介して、波形図の７段
目に示す如く、リセット信号Ｓ２を第２のフリップフロ
ップ８にセットする。これにより、波形図の８段目に示
す如く、アンドゲート１０の出力は“１”となって、シ
ステムリセット処理回路１が作動し、コントロールユニ
ットはシステムリセットされる。第１のフリップフロッ
プ６は、波形図の９段目に示す如く、折返しの信号によ
りリセットされる。
即ち、波形図で明らかな如く、前記セット信号Ｓ３の立
上がりからリセット信号Ｓ２の立下がりまでの間がシス
テムリセットの抑止期間であり、ＭＰＵ２はこの間に情
報処理を終了すればよい。
上がりからリセット信号Ｓ２の立下がりまでの間がシス
テムリセットの抑止期間であり、ＭＰＵ２はこの間に情
報処理を終了すればよい。
但し、ＭＰＵ２がシステムリセットを抑止した状態で、
コントロールユニット側にハード障害が発生した場合を
考慮すると、リセット抑止が解除されないままになる可
能性があり好ましくない。
コントロールユニット側にハード障害が発生した場合を
考慮すると、リセット抑止が解除されないままになる可
能性があり好ましくない。
そこで、タイマ９を付設し、その時限信号を前記リセッ
ト信号Ｓ２とのオアゲート１１に入力することにより、
所定期間内にリセットを行うものとする。
ト信号Ｓ２とのオアゲート１１に入力することにより、
所定期間内にリセットを行うものとする。
〔発明の効果〕
以上、説明したとおり、本発明によれば、コントロール
ユニット内のプロセッサ部の情報処理が終了していない
のにシステムリセットが実行されてデータが消失してし
まうことを未然に防ぐシステムリセット制御方式を提供
することができる。
ユニット内のプロセッサ部の情報処理が終了していない
のにシステムリセットが実行されてデータが消失してし
まうことを未然に防ぐシステムリセット制御方式を提供
することができる。
第１図は本発明の一実施例の構成図、
第２図は実施例の動作の波形図、
第３図は一般的なチャネル構成の説明図、第４図はコン
トロールユニット内部の説明図である。 １；システムリセット処理回路、 ２；ＭＰＵ。 ７；システムリセット判定部、 ８；フリップフロップ（障害検出手段）、９；タイマ（
時限検出手段）、 １０；アンドゲート、 １１；オアゲート、 Ｓｌ；システムリセット信号、 Ｓ２；リセット信号、 Ｓ３；セット信号、 シスアムリ乞ン１言！ ５Ｉ ＦＦ６め出η ＦＦ ｂｔりりｔ：ントイ言５ □づｒ′列正伊１の動イ乍のン反′バ５団第２図 コントロールユニツ）内Ｑの＊８Ｒｍ 第４図
トロールユニット内部の説明図である。 １；システムリセット処理回路、 ２；ＭＰＵ。 ７；システムリセット判定部、 ８；フリップフロップ（障害検出手段）、９；タイマ（
時限検出手段）、 １０；アンドゲート、 １１；オアゲート、 Ｓｌ；システムリセット信号、 Ｓ２；リセット信号、 Ｓ３；セット信号、 シスアムリ乞ン１言！ ５Ｉ ＦＦ６め出η ＦＦ ｂｔりりｔ：ントイ言５ □づｒ′列正伊１の動イ乍のン反′バ５団第２図 コントロールユニツ）内Ｑの＊８Ｒｍ 第４図
Claims (1)
- 【特許請求の範囲】 チャネルと入出力インタフェースを介して接続される
コントロールユニットのシステムリセット制御方式にお
いて、 コントロールユニット自体の情報処理が終了するまでリ
セットを抑止する抑止手段（８）と、コントロール側で
発生したハード障害を考慮した時限手段（９）と を備えたシステムリセット判定部（７）をコントロール
ユニット内に設け、 その判定結果によりシステムリセットの実行を制御する
ことを特徴とするシステムリセット制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044737A JPH01217614A (ja) | 1988-02-26 | 1988-02-26 | システムリセット制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044737A JPH01217614A (ja) | 1988-02-26 | 1988-02-26 | システムリセット制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217614A true JPH01217614A (ja) | 1989-08-31 |
Family
ID=12699759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63044737A Pending JPH01217614A (ja) | 1988-02-26 | 1988-02-26 | システムリセット制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991016678A1 (fr) * | 1990-04-13 | 1991-10-31 | Fujitsu Limited | Procede de remise a zero d'un module adaptateur suite a une panne et syteme d'ordinateur executant ledit procede |
-
1988
- 1988-02-26 JP JP63044737A patent/JPH01217614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991016678A1 (fr) * | 1990-04-13 | 1991-10-31 | Fujitsu Limited | Procede de remise a zero d'un module adaptateur suite a une panne et syteme d'ordinateur executant ledit procede |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01217614A (ja) | システムリセット制御方式 | |
| JPS58105363A (ja) | 記憶装置 | |
| JPH01258163A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH0535455B2 (ja) | ||
| JPH0157376B2 (ja) | ||
| JPH0363098B2 (ja) | ||
| JPS60189053A (ja) | デ−タ転送制御装置 | |
| JPS60181956A (ja) | インタフエ−ス制御方式 | |
| JPS6252333B2 (ja) | ||
| JPS63213020A (ja) | 磁気デイスク装置 | |
| JPS61112267A (ja) | Ｉ／ｏアダプタ | |
| JPS599927B2 (ja) | デ−タ転送制御方式 | |
| JP2870837B2 (ja) | 中央演算処理装置の調停回路 | |
| JPS61133462A (ja) | バス制御装置 | |
| JPH0199152A (ja) | Ｄｍａ制御回路 | |
| JPH0346853B2 (ja) | ||
| JPS6230464B2 (ja) | ||
| JPH0126104B2 (ja) | ||
| JPS5920031A (ja) | デ−タ転送装置 | |
| JPS61213959A (ja) | Ｃｐｕ間デ−タ伝送方式 | |
| JPH0318207B2 (ja) | ||
| JPS6235705B2 (ja) | ||
| JPS59121421A (ja) | バルク制御方式 | |
| JPS63224580A (ja) | フリツプ・フロツプ・グル−プ書き込み方式 | |
| JPS6225318A (ja) | パス自動閉塞方式 |