JPH0121561Y2 - - Google Patents
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- Publication number
- JPH0121561Y2 JPH0121561Y2 JP1982143773U JP14377382U JPH0121561Y2 JP H0121561 Y2 JPH0121561 Y2 JP H0121561Y2 JP 1982143773 U JP1982143773 U JP 1982143773U JP 14377382 U JP14377382 U JP 14377382U JP H0121561 Y2 JPH0121561 Y2 JP H0121561Y2
- Authority
- JP
- Japan
- Prior art keywords
- conductor plate
- metal conductor
- fet
- microwave transistor
- soldering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004020 conductor Substances 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 238000005476 soldering Methods 0.000 claims description 16
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 17
- 229910000679 solder Inorganic materials 0.000 description 9
- 238000009434 installation Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000011900 installation process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
本考案は、マイクロ波トランジスタの取付装
置、特にマイクロ波トランジスタを金属導体板に
半田付けによつて取付けるに当つて、半田流れに
よるゲートまたはドレインとソースとの間の短絡
を防止すると共にソースのアースを完全に行なう
ことによつて性能の向上を図るようにしたマイク
ロ波トランジスタの取付装置に関するものであ
る。
置、特にマイクロ波トランジスタを金属導体板に
半田付けによつて取付けるに当つて、半田流れに
よるゲートまたはドレインとソースとの間の短絡
を防止すると共にソースのアースを完全に行なう
ことによつて性能の向上を図るようにしたマイク
ロ波トランジスタの取付装置に関するものであ
る。
第１図にGaAs FETと呼ばれるマイクロ波ト
ランジスタの一例の外観図が示されており、第１
図Ａは側面図、第１図Ｂは底面図である。図中の
符号１はGaAs FET本体（以下FET本体と略称
する）２および２′はソース電極リード、３はゲ
ート電極リード、４はドレイン電極リード、５は
ソース電極パターン、６はゲート電極パターン、
７はドレイン電極パターンを表わしている。
ランジスタの一例の外観図が示されており、第１
図Ａは側面図、第１図Ｂは底面図である。図中の
符号１はGaAs FET本体（以下FET本体と略称
する）２および２′はソース電極リード、３はゲ
ート電極リード、４はドレイン電極リード、５は
ソース電極パターン、６はゲート電極パターン、
７はドレイン電極パターンを表わしている。
一般に、12GHz程度の高周波増幅用のGaAs
FETは、ソース接地のかたちで用いられる。こ
の場合の性能に大きな影響を与える一要素とし
て、ソースとアースとの間に存在する残留インダ
クタンスの問題がある。例えば或る種のGaAs
FETにおいては、12GHzにおける安定係数が１で
得られる利得は、上記残留インダクタンスが０で
15.2dB，0.01nHで15.01dB，0.05nHで11.63dB，
0.1nHで8.25dB，0.2nHで4.98dBである。従つ
て、充分な利得を得るためには上記残留インダク
タンスを0.01ないし0.02nH程度以下にする必要が
ある。このように、上記残留インダクタンスを小
さくするためには、ソース電極リード２，２′を
アース用の金属導体板に半田付けなどの手段によ
つて取付ける際に、該ソース電極リード２，２′
の根元部（FET本体１の真下の部分）が上記金
属導体板に直接接続されなければならない。本願
考案者の実験によると、例えば上記ソース電極リ
ード２，２′の直接アースされていない部分が0.3
mm以上残つていると、0.05nH以上の残留インダ
クタンスが存在することになり、所望される利得
が得られないということが判明している。
FETは、ソース接地のかたちで用いられる。こ
の場合の性能に大きな影響を与える一要素とし
て、ソースとアースとの間に存在する残留インダ
クタンスの問題がある。例えば或る種のGaAs
FETにおいては、12GHzにおける安定係数が１で
得られる利得は、上記残留インダクタンスが０で
15.2dB，0.01nHで15.01dB，0.05nHで11.63dB，
0.1nHで8.25dB，0.2nHで4.98dBである。従つ
て、充分な利得を得るためには上記残留インダク
タンスを0.01ないし0.02nH程度以下にする必要が
ある。このように、上記残留インダクタンスを小
さくするためには、ソース電極リード２，２′を
アース用の金属導体板に半田付けなどの手段によ
つて取付ける際に、該ソース電極リード２，２′
の根元部（FET本体１の真下の部分）が上記金
属導体板に直接接続されなければならない。本願
考案者の実験によると、例えば上記ソース電極リ
ード２，２′の直接アースされていない部分が0.3
mm以上残つていると、0.05nH以上の残留インダ
クタンスが存在することになり、所望される利得
が得られないということが判明している。
また、上記GaAs FETを金属導体板に取付け
る場合の上記ソース電極リード２，２′の半田付
けは、根元部が直接アースされるように行なわれ
る。第２図にGaAs FETが金属導体板に取付け
られた状態の第１図図示矢印ａ−a′における断面
図が示されている。図中の符号１，２，２′およ
び５は第１図Ｂに対応しており、８は金属導体
板、９は半田を表わしている。前述したソース電
極リード２，２′の半田付けは、夫々個別に行な
われるが、FET本体１と金属導体板８との対向
間隙が非常に狭いため、上記ソース電極２および
２′に対して行なわれる半田付けの際に、夫々の
半田が互に延びて、第２図に図示されている如
く、上記FET本体１と金属導体板８との間隙が
半田９によつて埋められてしまい易いという問題
がある。その結果、第１図Ｂに図示されているゲ
ート電極パターン６とソース電極パターン５との
間隙Ａ、ドレイン電極パターン７とソース電極パ
ターン５の間隙Ｂ（間隙ＡおよびＢは、0.1ないし
0.2mm）をも埋め尽してしまい、上記ゲート電極
パターン６とドレイン電極パターン７との短絡が
発生するという非所望な状態が起き易いという問
題があつた。
る場合の上記ソース電極リード２，２′の半田付
けは、根元部が直接アースされるように行なわれ
る。第２図にGaAs FETが金属導体板に取付け
られた状態の第１図図示矢印ａ−a′における断面
図が示されている。図中の符号１，２，２′およ
び５は第１図Ｂに対応しており、８は金属導体
板、９は半田を表わしている。前述したソース電
極リード２，２′の半田付けは、夫々個別に行な
われるが、FET本体１と金属導体板８との対向
間隙が非常に狭いため、上記ソース電極２および
２′に対して行なわれる半田付けの際に、夫々の
半田が互に延びて、第２図に図示されている如
く、上記FET本体１と金属導体板８との間隙が
半田９によつて埋められてしまい易いという問題
がある。その結果、第１図Ｂに図示されているゲ
ート電極パターン６とソース電極パターン５との
間隙Ａ、ドレイン電極パターン７とソース電極パ
ターン５の間隙Ｂ（間隙ＡおよびＢは、0.1ないし
0.2mm）をも埋め尽してしまい、上記ゲート電極
パターン６とドレイン電極パターン７との短絡が
発生するという非所望な状態が起き易いという問
題があつた。
このように、従来のマイクロ波トランジスタの
取付装置においては、ソースの残留インダクタン
スを可能な限り小さくするようにソース電極リー
ド２，２′の半田付けを行なうようすると、FET
本体１と金属導体板８との間に半田が延びて各電
極パターンの短絡が生じてGaAs FETを破壊さ
せることがある。また、上記各電極パターンの半
田による短絡を生じないように注意して半田付け
を行なうようにすると、取付作業に時間が掛つた
り、或は残留インダクタンスが大きくなり充分な
利得が得られなくなるという問題がある。
取付装置においては、ソースの残留インダクタン
スを可能な限り小さくするようにソース電極リー
ド２，２′の半田付けを行なうようすると、FET
本体１と金属導体板８との間に半田が延びて各電
極パターンの短絡が生じてGaAs FETを破壊さ
せることがある。また、上記各電極パターンの半
田による短絡を生じないように注意して半田付け
を行なうようにすると、取付作業に時間が掛つた
り、或は残留インダクタンスが大きくなり充分な
利得が得られなくなるという問題がある。
本考案は、上記の如き問題を解決することを目
的とし、マイクロ波トランジスタが取付けられる
金属導体板の上記マイクロ波トランジスタの真下
の中央部分に所定の面積を有する開口孔をもうけ
ることによつて、上記マイクロ波トランジスタの
各電極リードの半田付けを行なう際の非所望な半
田流れが防止され、各電極間の短絡が防止できる
と共に、残留インダクタンスが小さくなるように
ソースの接地をソースの根元において広い面積で
行なうようにして利得向上を可能ならしめかつ取
付作業性の向上を図り得るマイクロ波トランジス
タの取付装置を提供することを目的としている。
以下図面を参照しつつ説明する。
的とし、マイクロ波トランジスタが取付けられる
金属導体板の上記マイクロ波トランジスタの真下
の中央部分に所定の面積を有する開口孔をもうけ
ることによつて、上記マイクロ波トランジスタの
各電極リードの半田付けを行なう際の非所望な半
田流れが防止され、各電極間の短絡が防止できる
と共に、残留インダクタンスが小さくなるように
ソースの接地をソースの根元において広い面積で
行なうようにして利得向上を可能ならしめかつ取
付作業性の向上を図り得るマイクロ波トランジス
タの取付装置を提供することを目的としている。
以下図面を参照しつつ説明する。
第３図は本考案の一実施例における金属導体板
の平面図、第４図は第３図図示金属導体板上に
GaAs FETを取付けた状態を示す平面図、第５
図は第４図図示矢印ｂ−b′における断面図を示し
ている。図中の符号１ないし５および８は第１図
および第２図に対応しており、１０は開口孔であ
つて後述されるようにFET本体１の真下の位置
において金属導体板８にあけられた孔、１１およ
び１２はMIC基板、１３および１４はマイク
ロ・ストリツプライン、１５，１５′ないし１７
は半田付け部を表わしている。
の平面図、第４図は第３図図示金属導体板上に
GaAs FETを取付けた状態を示す平面図、第５
図は第４図図示矢印ｂ−b′における断面図を示し
ている。図中の符号１ないし５および８は第１図
および第２図に対応しており、１０は開口孔であ
つて後述されるようにFET本体１の真下の位置
において金属導体板８にあけられた孔、１１およ
び１２はMIC基板、１３および１４はマイク
ロ・ストリツプライン、１５，１５′ないし１７
は半田付け部を表わしている。
本考案における金属導体板８は、GaAs FET
の取付け前の状態を示す第３図のように、アルミ
ナ基板等によつて形成されたMIC基板１１およ
び１２上には本考案におけるGaAs FETを取付
ける際に、該GaAs FETのゲート電極リード３
が接続されるマイクロ・ストリツプライン１３、
ドレイン電極リード４が接続されるマイクロ・ス
トリツプライン１４がもうけられている。そして
当該金属導体板８を打抜いた開口孔１０がもうけ
られている。該開口孔１０は、第４図図示円形点
線で示されているように、上記金属導体板８上に
GaAs FETが取付けられた際のFET本体１の投
影面の中央に位置し、当該開口孔１０の周縁が各
電極リード２，２′，３および４のFET本体１側
の終端に近接するようにもうけられている。そし
て、第３図図示金属導体板８上に上記GaAs
FETが取付けられた状態の平面図が第４図およ
び第５図に図示されている。即ち、上記金属導体
板８上にGaAs FETが設置され、ソース電極リ
ード２および２′は金属導体板８のアースされた
部分に、ゲート電極リード３はマイクロ、ストリ
ツプライン１３に、またドレイン電極リード４は
マイクロ・ストリツプライン１４に夫々半田付け
１５，１５′，１６，１７によつて取付けられる。
の取付け前の状態を示す第３図のように、アルミ
ナ基板等によつて形成されたMIC基板１１およ
び１２上には本考案におけるGaAs FETを取付
ける際に、該GaAs FETのゲート電極リード３
が接続されるマイクロ・ストリツプライン１３、
ドレイン電極リード４が接続されるマイクロ・ス
トリツプライン１４がもうけられている。そして
当該金属導体板８を打抜いた開口孔１０がもうけ
られている。該開口孔１０は、第４図図示円形点
線で示されているように、上記金属導体板８上に
GaAs FETが取付けられた際のFET本体１の投
影面の中央に位置し、当該開口孔１０の周縁が各
電極リード２，２′，３および４のFET本体１側
の終端に近接するようにもうけられている。そし
て、第３図図示金属導体板８上に上記GaAs
FETが取付けられた状態の平面図が第４図およ
び第５図に図示されている。即ち、上記金属導体
板８上にGaAs FETが設置され、ソース電極リ
ード２および２′は金属導体板８のアースされた
部分に、ゲート電極リード３はマイクロ、ストリ
ツプライン１３に、またドレイン電極リード４は
マイクロ・ストリツプライン１４に夫々半田付け
１５，１５′，１６，１７によつて取付けられる。
本考案においては、上記開口孔１０が金属導体
板８にもうけられているために、ソース電極リー
ド２，２′を半田付け１５，１５′によつて金属導
体板８に接続させる際、半田流れは上記開口孔１
０に遮られて、非所望な部分即ちゲートおよびド
レイン電極パターン６および７（第１図Ｂ図示）
にまで延びて行くことが防止される。従つて、ソ
ース電極リード２および２′の半田付けを行なう
に当つて、従来のような半田流れによるゲートお
よびドレイン電極パターン３および４の短絡を心
配することなく、充分な半田付けを行なうことが
でき、完全なアースを行なうことが可能となる。
板８にもうけられているために、ソース電極リー
ド２，２′を半田付け１５，１５′によつて金属導
体板８に接続させる際、半田流れは上記開口孔１
０に遮られて、非所望な部分即ちゲートおよびド
レイン電極パターン６および７（第１図Ｂ図示）
にまで延びて行くことが防止される。従つて、ソ
ース電極リード２および２′の半田付けを行なう
に当つて、従来のような半田流れによるゲートお
よびドレイン電極パターン３および４の短絡を心
配することなく、充分な半田付けを行なうことが
でき、完全なアースを行なうことが可能となる。
なお、第３図ないし第５図図示実施例に図示さ
れている開口孔１０は円形であるが、本考案にお
いては円形に限られるものでなく、方形であつて
も良い。
れている開口孔１０は円形であるが、本考案にお
いては円形に限られるものでなく、方形であつて
も良い。
以上説明した如く、本考案によれば、半田付け
の際の非所望な半田流れを阻止するための開口孔
が金属導体板にもうけられているため、該金属導
体板にマイクロ波トランジスタを取付ける際に行
なわれる半田付けによつて各電極の短絡が生じる
虞れがなく、充分な半田付けを行なうことが可能
となり、その結果ソースの接地が充分に行なわれ
て利得が向上しかつ取付作業性も良い、マイクロ
波トランジスタの取付装置を提供することができ
る。
の際の非所望な半田流れを阻止するための開口孔
が金属導体板にもうけられているため、該金属導
体板にマイクロ波トランジスタを取付ける際に行
なわれる半田付けによつて各電極の短絡が生じる
虞れがなく、充分な半田付けを行なうことが可能
となり、その結果ソースの接地が充分に行なわれ
て利得が向上しかつ取付作業性も良い、マイクロ
波トランジスタの取付装置を提供することができ
る。
第１図ＡおよびＢは本考案におけるマイクロ波
トランジスタ（GaAs FET）の一例を示す側面
図および底面図、第２図は第１図図示GaAs
FETの取付状態の従来例、第３図は本考案にお
ける金属導体板の一実施例平面図、第４図は第３
図図示金属導体板上に第１図図示GaAs FETを
取付けた状態の一実施例平面図、第５図は第４図
図示矢印ｂ−b′における断面図を示す。 図中、１はFET本体、２および２′はソース電
極リード、３はゲート電極リード、４はドレイン
電極リード、５はソース電極パターン、６はゲー
ト電極パターン、７はドレイン電極パターン、８
は金属導体板、９は半田、１０は開口孔、１１お
よび１２はMIC基板、１３および１４はマイク
ロ・ストリツプライン、１５，１５′，１６およ
び１７は半田付け部を夫々表わす。
トランジスタ（GaAs FET）の一例を示す側面
図および底面図、第２図は第１図図示GaAs
FETの取付状態の従来例、第３図は本考案にお
ける金属導体板の一実施例平面図、第４図は第３
図図示金属導体板上に第１図図示GaAs FETを
取付けた状態の一実施例平面図、第５図は第４図
図示矢印ｂ−b′における断面図を示す。 図中、１はFET本体、２および２′はソース電
極リード、３はゲート電極リード、４はドレイン
電極リード、５はソース電極パターン、６はゲー
ト電極パターン、７はドレイン電極パターン、８
は金属導体板、９は半田、１０は開口孔、１１お
よび１２はMIC基板、１３および１４はマイク
ロ・ストリツプライン、１５，１５′，１６およ
び１７は半田付け部を夫々表わす。
Claims (1)
- ゲート電極の導電パターン、ドレイン電極の導
電パターン、およびソース電極の導電パターンが
トランジスタ本体の１つの面にもうけられたマイ
クロ波トランジスタと、上記３つの導電パターン
に夫々接続されたゲート電極リードと、ドレイン
電極リードと、ソース電極リードとをそなえ、前
記夫々の電極リードを金属導体板に半田付けによ
つて取付けるようにしたマイクロ波トランジスタ
の取付装置において、上記金属導体板は、上記マ
イクロ波トランジスタ本体の投影面のほぼ中央部
に所定の面積を有する開口孔がもうけられてな
り、該開口孔の周縁部において少なくとも上記ソ
ース電極リードが半田付けされるよう構成されて
いることを特徴とするマイクロ波トランジスタの
取付装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982143773U JPS5948049U (ja) | 1982-09-22 | 1982-09-22 | マイクロ波トランジスタの取付装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982143773U JPS5948049U (ja) | 1982-09-22 | 1982-09-22 | マイクロ波トランジスタの取付装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5948049U JPS5948049U (ja) | 1984-03-30 |
| JPH0121561Y2 true JPH0121561Y2 (ja) | 1989-06-27 |
Family
ID=30320825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982143773U Granted JPS5948049U (ja) | 1982-09-22 | 1982-09-22 | マイクロ波トランジスタの取付装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948049U (ja) |
-
1982
- 1982-09-22 JP JP1982143773U patent/JPS5948049U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5948049U (ja) | 1984-03-30 |
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