JPH01212314A - インクリメント型測定装置の信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、測定装置の信号処理回路に係り、特に、直線
変位や角度変位をインクリメント型エンコーダを用いた
検出器によって電気信号に変換して相対変位量を電気的
に測定する測定装置に用いるのに好適な、検出器から出
力される位相の異なる複数の検出信号を処理して測定値
を得るための測定装置の信号処理回路の改良に関するも
のである。

【従来の技術】

工作機械、測定機から携帯型電子測定機等の広い分野に
おいて、例えば第５図に示す直線変位測定機の如く、イ
ンクリメント型エンコーダを用いた検出器１０から相対
変位に応じて周期的に変化する２相の検出信号（１次信
号）を出力し、その信号を処理して前進後退の情報を含
む計数信号を生成してカウンタ１４に入力することによ
り、相対変位量をデジタルで測定できる測定装置が背反
している。この測定装置においては、通常、１次信号の
ピッチでは分解能が租いため、細分化されたピッチの計
数信号を得るための分割回路１２が用いられる。 このような分割回路１２としては、例えばスイス国特許
第４０７５６９号に示されるように抵抗連鎖を用いる分
割回路が周知である。この分割回路は、原理的には、第
６図に示す如く、抵抗Ｒ１とＲ２とからなる抵抗連鎖１
６の両端の節点に１次信号として例えばＡ　ｓｉｎθ、
Ａ　Ｃｏｇθ（工Ａｓ１ｎ（θ＋９０°））で近似され
る信号が印加された場合、中央の節点からはＡ’　　５
ｉｎ（θ＋α）で近似される信号が生成されることを利
用している。 ここで、合成された２次信号の振幅Ａ′及び位相差αは
それぞれ次式で表わされる。 Ａ’＝Ａ　　　１’＋Ｒ２’／（Ｒ１＋Ｒ２）・・・・
・・・・・（１） ａ＝　ａｒｃ　ｔａｎ（Ｒ１／Ｒ２）　　　・−・−・
−（２）即ち、抵抗値Ｒ１とＲ２の選択で、位相差αを
、０゛から９０″までの任意の値に設定することができ
、Ａ　ｓｉｎθとＡ　ＣＯ８θとの間の任意の位相を有
する信号が得られる。従って、この信号が零レベルを横
切るときに計数信号を出力することで、細分化されたピ
ッチの計数信号が得られ、高分解能化を図ることができ
る。 なお、検出信号が正弦波でない場合には、抵抗値をこれ
に合わせて変化させることで、やはり任意の位相の信号
を得ることができる。 第７図に、１次信号のピッチを１６分割することができ
る従来の抵抗分割回路の例を示す０図において、２０Ａ
は、１次信号Ａ　ｓｉｎθのバッファアンプ、２０Ｂは
、１次信号Ａ　Ｃｏｇθのバッファアンプ、２２は、バ
ッファアンプ２０Ａの出力を反転した信号−Ａ　ｓｉｎ
θを抵抗ｉ％！ｉ１６の節点に印加するための反転アン
プ、２４Ａ〜２４Ｈは、抵抗３！！ｆｌ１６の各節点に
対応してそれぞれ設けられた計８個のコンパレータ、２
６は、各コンパレータに比較用の参照電圧ｖｒを供給す
るための参照電圧設定器、２８Ａ〜２８Ｆは、前記コン
パレータ２４Ａ〜２４Ｈの出力を合成するための排他的
ＯＲゲート、３０は、方向弁別回路、３２は、発振器で
ある。 この分割回路１２においては、抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４の値が、それぞれ１　：０．７Ｇ７　：０．７Ｇ７
　：　１の比率に設定されており、１８０°を８分割し
ているので、３６０°では１６分割がなされる。 なお、この抵抗分割回路は、スイス国特許第４０７５６
９号明細書に詳細に開示されているので詳細な説明は省
略する。

【発明が解決しようとする問題点】

従来の測長装置の場合、前記、抵抗分割回路は、第８図
に示す如く、分割後の（正弦波）信号をコンパレータに
よって２相方形波信号φ′Ａ、φ′Ｂ・・・に変換し、
例えば微分してエツジパルスを得ることによって、計数
パルスを得て後段の計数回路に出力しているが、計数回
路はシステムクロックで同期されているため、システム
クロックのみで定まる回路応答の限界を有する。 一方、抵抗分割による分割数が増すと、１計数当りの重
みが小さくなり、その結果、回路が応答し得る検出器の
移動速度は、分割数に反比例して低下してしまい、測長
装置の高分解能化の大きな妨げとなっていた。 このような問題点を解消するものとして、出願人は既に
特開昭６２−１５６５０９、特開昭６２−１５６５２０
で、検出信号を処理してコード化し、システムクロック
が出力される毎に、１クロツク前のコードと現在のコー
ドを比較し、両者が一致しない場合、即ち、計数遅れが
ある場合には、両者が一致するまでの問、計数パルスを
出力するようにして、高速移動時の計数ミスを防止する
ようにした、いわゆるサーボ方式の信号処理回路を開示
している。この信号処理回路によれば、過渡的に応答遅
れが生じても、最終的には計数ミスを発生することがな
い。 このサーボ方式によれば、従来の約２倍、即ち理論値と
ほぼ同じ応答速度を達成することができるが、用途によ
っては、更に応答速度を向上させたい場合があった。 又出願人は、特願昭６２−１６５０２５や特願昭６２−
１６５０２６で、１次信号の位相変化が高速になったと
きに、クロックパルスを高速に切換えることを提案して
いるが、用途によっては、更に応答速度を向上させたい
場合があるだけでなく、クロック数が増加してしまうと
いう問題点を有していた。

【発明の目的】

本発明は、前記従来の問題点を解消するべくなされたも
ので、抵抗分割回路を用いて高分解能化された測定装置
の応答速度を一層向上することができる測定装置の信号
処理回路を提供することを目的とする。

【問題点を解決するための手段】

本発明は、検出器１０から出力される位相の異なる複数
の検出信号を処理して測定値を得るための測定装置の信
号処理回路において、第１図にその要旨を示す如く、前
記検出信号から直接、上位桁用の計数信号を生成する計
数回路３８と、前記検出信号を抵抗連鎖に印加して位相
のずれた２次信号を生成すると共に、該２次信号を用い
て生成した抵抗分割後の信号をコード化して、下位桁用
の絶対値信号を生成する、サーボ方式の抵抗分割回路５
０と、前記計数回路３８出力の計数信号を計数して測定
値の上位桁とすると共に、前記抵抗分割回路５０出力の
絶対値信号を測定値の下位桁とするデータ処理回路４８
とを含むことにより、前記目的を達成したものである。

【作用】

本発明においては、検出器１０から出力される位相の異
なる複数の検出信号を２系統に分離して、一方の検出信
号を、抵抗分割することなく、コンパレータ等を用いて
上位桁用の計数信号を生成する計数回路３８に直接入力
している。従って、上位桁の計数信号は、抵抗分割によ
る影響を受けることなく、専ら計数回路３８のシステム
クロック周波数に応じた非常に速い応答速度で計数信号
を得ることができる。後で説明するように、信号処理回
路全体の応答速度は、この計数回路３８の応答速度によ
って決まるので、全体の応答速度が非常に速くなる。 前記検出信号の他方は、サーボ方式の抵抗分割回路５０
に入力される。この抵抗分割回路５０は、前記検出信号
を抵抗連鎖に印加して位相のずれた２次信号を生成する
と共に、該２次信号を用いて生成した抵抗分割後の信号
をコード化して、下位桁用の絶対値信号を生成する。こ
の抵抗分割回路５０はサーボ方式とされているので、過
渡的に応答遅れが発生することがあっても、最終的にこ
れが測定誤差につながることはなく、高分解能の測定が
可能となる。 従って、前記計数回路３８出力の計数信号を計数して測
定値の上位桁とすると共に、前記抵抗分割回路５０出力
の絶対値信号を測定値の下位桁とすることによって、抵
抗分割による応答遅れを生じることなく、抵抗分割回路
を用いた場合の高分解能化を達成することが可能となる
。従って、比較的小さな回路規模で、従来方式と比べ応
答速度が飛躍的に増大する（検出器信号（１次信号）１
ピツチを４０分割する場合、１０倍）。

【実施例】

以下図面を参照して、本発明の実施例を詳細に説明する
。 本実施例は、１次信号の位相２πを２０分割した計数パ
ルスを生成する抵抗分割回路を含む測定装置に本発明を
適用したもので、第２図に示す如く、前記従来例と同様
のバッファアンプ２０Ａ、２０Ｂと、反転アンプ２２と
を含んでいる。 前記バッファアンプ２０Ａ、２０Ｂの出力の一部は、そ
のまま計数回路３８のコンパレータ４０Ａ、４０Ｂに入
力される。このコンパレータ４０Ａ、４０Ｂにより、参
照電圧設定器４２で設定された参照電圧Ｖ「によって方
形化された１次信号φ゛Ａ、φ′Ｂは、４分割・方向弁
別回路４４に入力される。 この４分割・方向弁別回路４４は、例えば出願人が特開
昭６２−１５６５０９で開示したようなサーボ方式とさ
れており、前記方形５化された１次信号φ′Ａ、φ′Ｂ
を処理して、上位桁用の方向信号ＵＥＮ１、ＤＥＮｌ、
及びオーバースピード警報Ｏ８を出力する。この４分割
・方向弁別回路４４の具体的な構成は、例えば特開昭６
２−１５６５０９に開示されているので、詳細な説明は
省略する。 この４分割・方向弁別回路４４から出力されるオーバー
スピード警報Ｏ８が、そのまま測定装置のオーバースピ
ード警報となる。 この４分割・方向弁別回路４４として、特開昭６２−１
５６５０９で開示したようなサーボ方式の回路を用いた
場合には、この４分割・方向弁別回路４４における応答
遅れも極めて小さいものとなる。もちろん、この４分割
・方向弁別回路４４として、サーボ方式ではない従来方
式のものを用いることも可能である。この場合には、サ
ーボ方式のものに比べれば応答速度は低下するが、抵抗
分割回路を含むものに比べれば、その応答速度は格段に
速い。 この４分割・方向弁別回路４４出力の方向信号ＵＲＮ　
１、ＤＥＮｔは、アンドゲート４５Ａ、４′　　　５Ｂ
を含む計数パルス生成回路４５に入力されて、上位桁用
計数パルスＵＵＰ、ＵＤＰが生成される。 この上位桁用計数パルスＵＵＰ、ＵＤＰは、上位桁用カ
ウンタ４６に入力され、計数されて測定値の上位桁デー
タとされた後、オーバースピード警報Ｏ８と共に、デー
タ処理回路４８に入力される。 図において、ＣＰＩは、計数回路３８のクロックパルス
であり、その周波数はアナログ部（増幅器、コンパレー
タ等）の応答速度により定められている。 一方、前記バッファアンプ２０Ａ、２０Ｂの出力及び反
転アンプ２２の出力は、抵抗分割回路５０にも入力され
る。 この抵抗分割回路５０は、計１０個の抵抗Ｒ１〜Ｒ５か
らなる抵抗連８５２と、該抵抗連８５２の隣接する節点
を２個のコンパレータ５４Ａ、５４Ｂに順次接続するた
めの、２個で一対、計１０対のアナログスイッチ対５６
Ａ〜５６Ｊと、前記コンパレータ５４Ａ、５４Ｂの出力
に応じてサーボ回路用計数パルスの計数方向を示すアッ
プＵＥＮ２又はダウンＤＥＮ２の方向信号を生成する方
向弁別回路５８と、該方向弁別回路５８の出力によりサ
ーボ回路用のクロックパルスを生成するクロックパルス
生成回路６０と、前記方向弁別回路５８出力の方向信号
ＵＥＮ２、ＤＥＮｔに対応して、前記クロックパルス生
成回路６０から入力されるクロックパルスのタイミング
で、前記アナログスイッチ対５６Ａ〜５６Ｊを所定の順
序で選択するサーボ回路６２と、から構成されている。 図において、ＣＦ２は抵抗分割回路５０のクロックパル
スであり、その周波数はアナログ部（増幅器、コンパレ
ータ、アナログスイッチ等）の応答速度に応じて定めら
れている。このＣＦ２の周波数は、ＣＰＩの周波数と独
立に設定できるが、第３図に示す如く、同期はとられて
いる。 前記クロックパルス生成回路６０は、クロックパルスＣ
Ｐ２と前記方向弁別回路５８出力の方向信号υＥＮ２、
ＤＥＮｔとの論理積をそれぞれ出力する２個のアンドゲ
ート６０Ａ、６０Ｂと、該アンドゲート６０Ａ、６０Ｂ
の出力の論理和の否定を出力するオアゲート６０Ｃとか
ら構成されている。 前記サーボ回路６２は、第２図に示した如く、出力端子
が前記アナログスイッチ対５６Ａ〜５６Ｊと接続された
デコーダ６２Ａと、前記方向弁別。 回路５８出力の方向信号υＥＮａ、ＤＥＮｔを前記クロ
ックパルス生成回路６０出力のクロックパルスと同期し
て計数して、前記デコーダ６２Ａにコード化された絶対
値信号の一部Ａ、Ｂ、Ｃ，Ｄを出力する２進化１０進（
ＢＣＤ）カウンタ６２Ｂと、該ＢＣＤカウンタ６２Ｂと
共同して作用し、最上位の絶対値信号Ｅを発生する２進
カウンタ６２Ｃから構成されている。このカウンタ６２
Ｂ、６２Ｃの出力が、１次信号φＡ、φＢの１周期内の
分割データを絶対値で示したものとなっている。 なお、カウンタ６２Ｂ、６２Ｃの桁数は、分割数に応じ
て変更可能とされている。又、前記デコーダ６２Ａの代
わりにリングカウンタを用いることもできる。 以下、実施例の作用を説明する。 検出器から入力される検出信号（１次信号）としては、
三角波や台形波に近い信号もあり得るが、便宜状、正弦
波で近似して考え、位相差も９０゜であると仮定して説
明する。従って、検出器からはＡｓｔｎθ（＝φＡ）　
、ＡＳｉｎ　　（θ＋９０°）＝Ａ　ＣＯ３θ（＝φＢ
）の１次信号が前記コンパレータ４０Ａ、４０Ｂ及び抵
抗分割回路５０に入力されていると考える。ここで、θ
は変位に対応した位相である。 検出器から入力される１次信号φＡ、φＢは、それぞれ
バッファアンプ２０Ａ、２０Ｂを介して入力され、φＡ
からは更に反転アンプ２２で位相が１８０°ずれた１次
信号Ａ　５ｉｎ（θ＋１８０°）＝　−Ａ　ｓｉｎθが
生成されている。 前記抵抗連［５２は、計１０個の抵抗で構成されており
、１次信号はそのうちの３つの節点ａ、ｆ、ｋに印加さ
れている。抵抗Ｒ１〜Ｒ５の抵抗値は、他の節点ｂ〜ｊ
に発生する２次信号の位相が、接点ａから１８０°／１
０＝１８°ずつ次第にずれるように設定されている。１
次信号が測定対象物の変位に応じて変化すると、２次信
号はそれに従って位相がずれた状態で変化する。この実
施例では位相差１８０°を１０等分しているので、３６
０°で２０等分になり、２０分割が達成される。なお検
出信号が正弦波でない場合には、抵抗値を調節すること
で対応できる。 前記抵抗連鎖５２の接点ａ−には、対応して設けられた
１０組のアナログスイッチ対５６Ａ〜５６Ｊを介して、
隣接する接点の組合せ毎に前記コンパレータ５４Ａ、５
４Ｂの一方の入力端子に入力されている。このコンパレ
ータ５４Ａ、５４Ｂの他方の入力端子には、前記参照電
圧設定器４２から参照電圧Ｖｒが印加されている。 前記アナログスイッチ対５６Ａ〜５６Ｊは、前記サーボ
回路６２のデコーダ６２Ａの出力に接続されている。こ
のデコーダ６２Ａは、パルスが入力されると、対応する
出力端子に「１ｊが発生する。従って、アナログスイッ
チ対は常に１ｆｆｉだけが選択されて導通状態にあり、
他の非選択状態のアナログスイッチ対が高入力抵抗状態
、即ち結線が切離されたと見なされる状態にある０例え
ば、デコーダ６２Ａの端子０が「１」である場合は、ア
ナログスイッチ対５６Ａが選択されて導通状態となり、
接点ａの信号がコンパレータ５４Ａに、接点すの信号が
コンパレータ５４Ｂに入力され、これらの信号が共に参
照レベルＶ「より小さいときに、コンパレータ５４Ａ、
５４Ｂ出力の比較信号Ｊ１、Ｊ２が共に「１」となる。 前記方向弁別回路５８は、前記サーボ回路６２の出力信
号Ｅが「０」レベルのときは、コンパレータ５４Ａ、５
４Ｂの比較信号Ｊ１、Ｊ２が共に「１」になったときに
、アップ方向信号Ｕ　Ｅ　Ｎ　２を「１」とするように
作用する。又、信号Ｊ１、Ｊ２が共に「０」となったと
きに、ダウン方向信号ＤＥＮ２を「１」とするよ°うに
作用する。一方、前記信号Ｅが「１」レベルのときは、
方向信号ＵＢ　Ｎ　２　、Ｄ　Ｅ　Ｎ　２が入替わった
ような信号を作る。 上記以外の場合は、両方向信号ＵＥＮ２　、ＤＥＮ２共
ｒＱＪレベルとする。なお、両方向信号ｔＪＥＮ２、Ｄ
ＥＮ２は、クロックパルスＣＰ２のタイミングでラッチ
される。 前記サーボ回路６２のＢＣＤカウンタ６２Ｂは、前記方
向弁別回路５８からフィードバックされる方向信号ＵＥ
Ｎ２、ＤＥＮ２に応じて、前記クロックパルス生成回路
６０出力のクロックパルスと同期してカウントアツプ又
はカウントダウンし、計数値が１０になると２進カウン
タ６２Ｃにアップパルスを送出し、一方、ＢＣＤカウン
タ６２Ｂの計数値が零を切ると２進カウンタ６２Ｃから
１を減する。ＢＣＤカウンタ６２Ｂの計数値は、デコー
ダ６２Ａで０〜９の間の１つの値となり、対応するアナ
ログスイッチ対５６Ａ〜５６Ｊが１組だけ選択され、抵
抗連［５２の隣り合う接点とコンパレータ５４Ａ、５４
Ｂが接続される。 このサーボ回路６２のＢＣＤカウンタ６２Ｂ及び２進カ
ウンタ６２Ｇの出力Ａ〜Ｅが、１次信号φＡ、φＡの１
周期内の分割データの絶対値に対応しており、下位桁の
絶対値データとして前記データ処理回路４８に入力され
る。 又、前記４分割方向弁別回路４４出力の方向信号ＵＲＮ
　ｔ　、ＤＥＮ　ｔ　、及び前記抵抗分割回路５０の方
向弁別回路５８出力の方向信号Ｕ　Ｅ　Ｎ　２、Ｄ　Ｅ
　Ｎ　２は、負論理のアンドゲート６４を経てうツチパ
ルス生成回路６６に入力される。 このラッチパルス生成回路６６は、サーボ回路６２．４
分割・方向弁別回路４４が共に停止して、サーボが追付
いて条件が成立した時点で、前出第３図に示す如く、条
件成立信号のエツジをとることでラッチ信号ＬＴＰを発
生し、前記データ処理回路４８に入力する。 前記データ処理回路４８は、前記上位桁用カウンタ４６
から入力される上位桁データと、前記サーボ回路６２か
ら入力される下位桁データの整合をとり、測定値として
表示器等へ出力する。なおこのデータ処理回路４８は、
サーボ回路６２から入力される下位桁データが絶対値信
号であるので、任意の点を零点に設定できるよう、電気
的にオフセットを取る機能も有している。 本実施例の各部信号波形の例を第４図に示す。 第４図からも明らかなように、上位桁用カウンタ４６で
計数される上位桁の信号φ′Ａ、φ′Ｂは、検出信号（
２相互弦波）を抵抗分割することなく、直接コンパレー
タにより方形化した信号を用いているので、抵抗分割に
よる応答速度の低下を生じことがなく、高速度の応答が
可能である。 一方、前記サーボ回路６２から入力される下位桁信号に
関しては、絶対値信号であり、且つ、サーボ方式である
ため、過渡的に表示が遅れる場合があっても、オーバー
スピードによる誤測定を生じることはない。 これに対して、従来の出力は、第４図最下段に示す如く
であり、２相互弦波を抵抗分割回路で分割した後、方形
化し、この方形化信号φ”Ａ、φ”Ｂによる計数を行っ
ていたため、抵抗分割回路の遅れによる応答速度の遅れ
が問題となっていたものである。 なお、サーボが追付くために必要な時間は、カウンタ桁
数（分割数）とクロック周期の積であり、例えばカウン
タ桁数が１０でクロック周期が１μ秒の場合には、１０
μ秒程度となるので、実用上は無視できる。即ち、実際
には動かしながら調整するので、この程度の遅れは問題
とならず、抵抗分割方式でオーバースピードのエラー表
示が出るよりもよい。 今、２相互弦波の１周期が４μｍ、抵抗分割数がｌＯ，
最小分解能が４μｍ／＜１０ｘ４）＝０゜１μｍ　（４
は、抵抗分割回路、方形波のエツジをとることによる４
分割に対応）、計数回路のシステムクロック周波数がＩ
Ｍ）ｈであるとすると、抵抗分割を用いないで、４分割
方向弁別のみの場合の応答速度は、最小分解能Ｘ計数パ
ルス周波数（＝システムクロック周波数）であり、（Ｉ
ＸＩＯ−ＪｔＩｘ　（１ｘｌＯ’　）／ｓｅｃ　＝１　
ｔｘ／ｓとなるが、最小分解能は４μｍ／４＝１μｍで
ある。一方、従来の抵抗分割回路では、最小分解能を、
０．１μ僧とできるが、応答速度は、最小分解能Ｘ計数
パルス周波数＝　（０，ｌＸｌ０−”）＋ｇ　ｘ　（ｌ
ｘｌＯ’　）／ｓｅｃ　＝０．　１　　ａ／ｓとなッテ
しまう、これらに対して、本発明の応答速度は、４分割
方向弁別部で決まるので、Ｉｌｌ／Ｓと早く、最小分解
能も０．１μ藷にできる。 本実施例においては、抵抗分割回路５０だけでなく、４
分割・方向弁別回路４４もサーボ方式としているので、
検出器移動速度−が、１　　ｍ／ｓ以内であれば、１次
信号が理想信号（φＡ、φＢ位相差９００）から、多少
ずれても、誤計数を生しない、これに対して、従来の４
分割・方向弁別回路は、実際の検出器の１次信号が理想
的な信号でないため、理論値より応答速度が低くなり、
大体５００ｎ＋／ｓ以内なら誤計数を生じないが、１　
ｎ／Ｓでは誤計数を生じる。 なお、４分割・方向弁別回路４４への入力信号φ′Ａ、
φ′Ｂは、抵抗分割が行われていないので、この４分割
・方向弁別回路４４を、実施例のようなサーボ方式でな
い従来方式としても、応答速度は十分に向上される。 又、前記実施例においては、本発明が、出願人が特願昭
６１−２５９５１８で提案したような、抵抗連鎖と隣り
合う接点をサーボ回路により２個のコンパレータに順次
接続するようにした抵抗分割回路５０に適用されていた
が、本発明の適用範囲はこれに限定されず、出願人が特
願昭６１−２５７５４６で提案したような、抵抗連鎖の
各接点をサーボ回路により、それぞれ単独に１個又は２
個のコンパレータに接続するようにした抵抗分割回路に
も同様に適用できることは明らかである。 更に、前記実施例においては、上位桁用カウンタ４６が
データ処理回路４８と別体とされていたが、上位桁用カ
ウンタをデータ処理回路４８と一体化することも可能で
ある。又、４分割・方向弁別回路は、絶対値出力との整
合をとることにより８分割、２分割等都合により変更も
できる。

【発明の効果】

以上説明した通り、本発明によれば、従来は抵抗分割の
分割数に応じて低下していた回路応答を、分割前と同じ
レベルに維持することができる。従って、従来方式と比
べて応答速度が飛躍的に増大し、１０分割の場合は１（
ｌとなる。又、クロックパルスの種類も少なく、クロッ
ク数が減らせるので、回路規模も比較的小さくてよい、
更に、従来のサーボ方式のみの場合に比べて、−層の高
速化を図ることができる等の優れた効果を有する。

【図面の簡単な説明】

第１図は、本発明にかかる測定装置の信号処理回路の要
旨構成を示すブロック線図、第２図は、本発明の実施例
の構成を示す回路図、第３図は、前記実施例の作用を説
明するための、各出力信号とラッチ信号の関係の例を示
す線図、第４図は、同じく各部信号波形の例を従来と比
較して示す線図、第５図は、本発明が適用される測定装
置の全体構成の例を示すブロック線図、第６図は、抵抗
連鎖を用いた抵抗分割回路の原理を示す回路図、第７図
は、従来の抵抗分割回路の例を示す回路図、第８図は、
その作用を説明するための線区である。 １０・・・検出器、 φＡ、φＢ・・・検出（１次）信号、 １２・・・分割回路、 ４０Ａ、４０Ｂ・・・コンパレータ、 ４４・・・４分割・方向弁別回路、 ４５・・・計数パルス生成回路、 ＵＵＰ、ＵＤＰ・・・上位桁用計数パルス、４６・・・
上位桁用カウンタ、 ４８・・・データ処理回路、 ５０・・・抵抗分割回路、 ５２・・・抵抗連鎖、 ６２・・・サーボ回路、 ６２Ｂ・・・ＢＣＤカウンタ、 ６２Ｃ・・・２進カウンタ、゛ Ａ、Ｂ、Ｃ，Ｄ、Ｅ・・・絶対値信号。

Claims (1)

【特許請求の範囲】
1. （１）検出器から出力される位相の異なる複数の検出信
   号を処理して測定値を得るための測定装置の信号処理回
   路において、 前記検出信号から直接、上位桁用の計数信号を生成する
   計数回路と、 前記検出信号を抵抗連鎖に印加して位相のずれた２次信
   号を生成すると共に、該２次信号を用いて生成した抵抗
   分割後の信号をコード化して、下位桁用の絶対値信号を
   生成する、サーボ方式の抵抗分割回路と、 前記計数回路出力の計数信号を計数して測定値の上位桁
   とすると共に、前記抵抗分割回路出力の絶対値信号を測
   定値の下位桁とするデータ処理回路と、 を含むことを特徴とする測定装置の信号処理回路。