JPH0726858B2 - エンコーダ用信号処理回路 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、角度や位置などの変位を検出する磁気式も
しくは光学式エンコーダに係り、特に分解能の向上を図
ったエンコーダ用信号処理回路に関するものである。

「従来の技術」 従来、変位検出用のエンコーダの出力信号を復調して変
位を検出する信号処理回路は、種々のものが開発され実
用化されている。第２図は、磁気式ロータリエンコーダ
に用いられるエンコーダ用信号処理回路の一構成例を示
す回路図である。この図において、15は円盤状の磁性体
によって構成されるスケールであり、所定の円軌道が設
定された上で、その円軌道が一定周期の正弦波によって
磁化されている。この場合、磁化に用いる正弦波の波長
λは、数十〜数百μｍ程度に設定されている。16および
17は磁気センサであり、スケール15上の磁化の強さに対
応するレベル信号を各々出力する。すなわち、磁気セン
サ16および17としては、その出力信号に搬送波を含まな
いものが用いられ、例えば、磁性薄膜あるいは半導体素
子を使用したセンサが用いられる。また、磁気センサ17
は、磁気センサ16に対して、1/4λ（90°）だけずらし
て配置され、したがって、磁気センサ16と17の間隔は
（ｉ±1/4）λとなる（ただし、ｉは正整数）ように設
定されている。これらの磁気センサ16,17とスケール15
とは、相対的に移動自在となっており、いずれか一方を
固定したとすると、他方は回転運動を行うようになって
いる。そして、上述したことから判るように、磁気セン
サ16が出力する信号を正弦波とすれば、磁気センサ17が
出力する信号は余弦波となる。したがって、磁化正弦波
の一周期の間隔（スケール15上の円軌道の極から極ま
で）をθ＝０〜２πとすれば、磁気センサ16,17の各出
力信号は、各々、アナログ正弦信号sinθおよびアナロ
グ余弦信号cosθとなる。

次に、第２図に示す18,19は、磁気センサ16および17か
ら各々出力されるアナログ正弦信号sinθおよびアナロ
グ余弦信号cosθをデジタル信号に変換するA/D変換器で
あり、デジタル化された信号sinθおよびcosθをデジタ
ル乗算器20,21の一方の入力端に供給する。乗算器20,21
の出力信号は、各々デジタル減算器22の一方および他方
の入力端に供給され、減算器22の出力信号はデジタル比
較器23に供給される。このデジタル比較器23は、減算器
22の減算結果が０を超えていれば“1"となり、０を超え
ていなければ“0"となるU/信号をカウンタ24のアップ
ダウン切換端子U/に供給する。カウンタ24は、クロッ
ク信号CKをカウントするものであり、アップダウン切換
端子U/に“1"信号が供給されるとアップカウント、
“0"信号が供給されるとダウンカウントを行う。次に、
25は関数発生ROMであり、カウンタ24のカウント値にΦ
に対応する正弦および余弦データを出力するものであ
る。すなわち、関数発生ROM25内には予めsinΦおよびco
sΦのデータが記憶されており、この記憶されたデータ
がカウント値Φに応じて順次読み出されるようになって
いる。そして、データcosΦがデジタル乗算器20の他方
の入力端に供給され、デジタルsinΦがデジタル乗算器2
1の他方の入力端に供給される。

上記した構成によれば、ディジタル乗算器20の出力信号
が（sinθ・cosΦ）、またディジタル乗算器21の出力信
号が（cosθ・sinΦ）となり、したがって、ディジタル
減算器22の出力信号は、 sinθ・cosΦ−cosθ・sinΦ＝sin（θ−Φ） となる。そして、ディジタル比較器23はsin（θ−Φ）
の値が正の場合はU/信号を“1"、負の場合はU/信号
を“0"とし、この結果、カウンタ24のカウント値Φは、
sin（θ−Φ）の符号に応じて増減する。上記ディジタ
ル乗算器20,21と関数発生ROM25によって関数発生乗算部
28が構成され、比較器23とカウンタ24によってカウント
手段29が構成されている。

次に、図に示す30および31は、磁気センサ16および17の
出力信号を各々所定の閾値で判定することにより、“1"
レベルと“0"レベルの２値信号に変換する波形整形回路
である。この場合、波形整形回路30および31の出力信号
P₁およびP₂は、各々位相がπ/2ずれた矩形波となるよう
構成されており、また、スケール15に対する磁気センサ
16および17の相対的な移動方向が正方向の場合は、信号
P₁が進み位相となり、逆に、移動方向が負方向の場合
は、信号P₂が進み位相となる。33は磁気センサ16および
17の移動方向を判別する方向判別回路であり、例えば、
信号P₁の立ち上がり時におけるパルスP₂のレベルが“1"
か“0"かによって方向を判別するように構成されてい
る。この方向判別回路33の出力信号Swは、カウンタ31の
アップダウン切換端子に供給されるとともに、外部に出
力されるようになっている。カウンタ34は、信号Swによ
ってアップかダウンの切換を行いながら、信号P₁のパル
ス数をカウントするようになっている。この場合、磁気
センサ16および17がスケール15に対して正方向に相対移
動しているときにアップカウント、負方向に相対移動し
ているときにダウンカウントが行なわれるようになって
いる。また、スケール15に対し磁気センサ16および17が
相対的に１回転する毎に、その基準位置において出力さ
れる０点信号Szが、波形整形回路32を介した後に、０点
パルスPzとなり、この０点パルスPzがカウンタ34のリセ
ット端子Ｒに供給されるようになっており、この結果、
カウンタ34は、磁気センサ16および17が基準位置に達す
る毎にリセットされる。したがって、カウンタ34のカウ
ント値は、磁気センサ16および17の現在位置と基準位置
との間において、磁気センサ16および17が通過したスケ
ール15上の磁気区間の数（磁気極数）に対応する値とな
る。

そして、カウンタ34の出力信号Ｎが変位データDoutの上
位側ビットのデータを構成し、カウンタ24のカウント値
Φが変位データDoutの下位側ビットのデータを構成する
ようになっている。

上述した構成によれば、磁気センサ16および17が正方向
に相対移動すると、カウンタ34は磁気センサ16および17
が磁気区間（磁化ピッチ）を通過する毎にアップカウン
トを行って行き、このカウント値が変位データDoutの上
位側ビットに出力される。したがって、変位データDout
の上位側ビットをみれば、磁気センサ16および17が磁化
区間をいくつ通過したか、すなわち現時点において、磁
気センサ16および17が、基準位置から何ピッチ目に位置
しているかが分かる。

また、磁気センサ16と17から各々出力されるアナログ正
弦信号sinθとアナログ余弦信号cosθが、A/D変換器18
と19によって各々デジタル信号に変換された後、関数発
生ROM25から出力された信号cosΦとsinΦと各々乗算さ
れ、これらの乗算結果が減算器22で減算されることによ
って、sin（θ−Φ）が得られる。そして、比較器23
が、sin（θ−Φ）の値が正の場合はU/信号を“1"、
負の場合はU/信号を“0"とし、この結果、sin（θ−
Φ）の値の正負によってカウンタ24のカウント値Φが増
減し、このカウント値Φに応じて関数発生ROMの出力sin
ΦとcosΦが増減する。したがって、乗算器20,21→減算
器22→比較器23→カウンタ24→関数発生ROM25→乗算器2
0,21と一巡するループによって、ディジタル・フェイズ
ロックドループＰが構成され、このフェイズロックドル
ープＰは、sin（θ−Φ）の値を常に０とし、すなわ
ち、θ＝Φとするように動作するので、カウンタ24のカ
ウント値Φは、磁気センサ16が磁化区間内のどの位置に
いるかを示す変位データとなる。この場合、カウンタ24
のビット数を８〜10ビットとすれば、正弦信号sinθと
余弦信号cosθに対応する値θ（＝０〜２π）が、フェ
イズロックドループＰによって256〜2048分割されるこ
とになり、カウント値Φによる検出位置分解能は、１磁
化区間の1/256〜1/2048程度の精度となる。

「発明が解決しようとする課題」 ところで、上述したエンコーダ用信号処理回路において
は、磁気センサ16と17から各々出力されるアナログ正弦
信号sinθとアナログ余弦信号cosθを一旦ディジタル信
号に変換した後、両信号に共通する値θをディジタル・
フェイズロックドループＰによって微細に分割し、この
分割されたデータ（カウント値Φ）を変位データとして
出力する構成であるので、検出位置分解能を高めるため
には、カウンタ24のビット数を増やし、フェイズロック
ドループＰ自体の分割能力を高めればよいことになる。
しかしながら、カウンタ24のビット数を増やにも限度が
あり、このため、単にフェイズロックドループＰのみに
よって分解能を高めるではなく、他の手段によって、高
分解能化を図ることが必要であった。

また、フェイズロックドループＰによって分割された変
位データはディジタル信号であるため、この変位データ
をアナログ制御回路等に供給する場合は、D/Aコンバー
タを設けなければならないという欠点もあった。

この発明は、上述した事情に鑑みてなされたもので、セ
ンサ出力をアナログ信号処理によって分割した後、さら
にディジタル信号処理によって細分割することにより、
全体として分解能を飛躍的に向上させることができるエ
ンコーダ用信号処理回路を提供することを目的としてい
る。

「課題を解決するための手段」 この発明は、検出対象の変位に対応するアナログ正弦信
号およびアナログ余弦信号を各々出力する第１および第
２のセンサと、前記アナログ正弦信号およびアナログ余
弦信号に基づいて、ｎ倍角のアナログ正弦信号およびア
ナログ余弦信号を算出するアナログ演算手段と、前記ア
ナログ演算手段によって算出されたｎ倍角のアナログ正
弦信号およびアナログ余弦信号を各々デジタル信号に変
換する第１および第２のA/D変換器と、所定データに対
応する余弦値と前記第１のA/D変換器の出力信号との乗
算結果および前記所定データに対応する正弦値と前記第
２のA/D変換器の出力信号の乗算結果を出力する関数発
生乗算部と、この関数発生乗算部の各乗算結果の差を検
出する減算手段と、この減算手段において検出された差
に対応するカウントを行うとともに、前記差の正負によ
りカウントのアップ／ダウンを切り換え、このカウント
結果を前記関数発生乗算部に前記所定データとして供給
するカウント手段とを具備し、前記関数発生乗算部、前
記減算手段および前記カウント手段によってフェイズロ
ックドループを構成し、前記カウント手段のカウント値
を変位データとして出力することを特徴としている。

「作用」 上記の構成によれば、アナログ演算手段によって、第１
および第２のセンサから各々出力されるアナログ正弦信
号およびアナログ余弦信号がｎ倍の周波数のアナログ正
弦信号およびアナログ余弦信号に変換され、これによ
り、アナログ正弦信号およびアナログ余弦信号が実質的
にｎ分割されたことになり、さらに、次段のフェイズロ
ックドループによって行なわれるディジタル信号処理に
よって細分割され、これにより、全体として高分解能化
を達成することができる。また、アナログ演算手段によ
ってｎ分割されたアナログ正弦信号およびアナログ余弦
信号が、アナログ信号の状態で出力されるので、この出
力を直接アナログ制御回路等に供給することが可能とな
る。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の一実施例の構成を示すブロック図
であり、この図において第２図の各部に対応する部分に
は、同一の符号を付し、その説明を省略する。但し、本
実施例においては、スケール15上の円軌道に沿って磁化
された正弦波の一周期の間隔をα＝０〜２πとし、磁気
センサ16および17からアナログ正弦信号sinαおよびア
ナログ余弦信号cosαが出力されるものとする。

第１図において、２は磁気センサ16および17から各々出
力されるアナログ正弦信号sinαおよびアナログ余弦信
号cosαを乗算し、その２倍の値（2cosα・sinα）を算
出するアナログ乗算回路である。この乗算回路２の算出
結果は、 2cosα・sinα＝sin2α ……（１） であるので、値αの２倍角、すなわち２倍の周波数のア
ナログ正弦信号sin2αに変換されたことになり、この正
弦信号sin2αが、アナログ正弦信号sinθとしてA/D変換
器18に供給される。

４は磁気センサ16から出力されるアナログ正弦信号sin
αを自乗し、その２倍の値（２sin²α）を算出する２乗
回路である。また、６は一定の値１から、上記２乗回路
４の算出結果（２sin²α）を減算する減算回路である。
この減算回路６の算出結果は、 １−sin²α＝cos2α ……（２） であるので、値αの２倍角、すなわち２倍の周波数のア
ナログ余弦信号cos2αに変換されたことになり、この余
弦信号cos2αが、アナログ余弦信号cosθとしてA/D変換
器19に供給される。上記乗算回路２と、２乗回路４と、
減算回路６によって、アナログ演算回路８が構成されて
いる。

ここで、正弦関数の展開式は、 〔ｎが奇数の場合〕 〔ｎが偶数の場合〕 また、余弦関数の展開式は、 〔ｎが奇数の場合〕 〔ｎが偶数の場合〕 である。

そこで、ｎ＝２に特定すると上記（４）および（６）式
から、 sin2α＝2cosα・sinα ……（７） cos2α＝１−２sin²α ……（８） が得られ、上述したアナログ演算回路８によって行なわ
れる上記（１）および（２）式と同一の式、いわゆる三
角関数の２倍角の公式が得られる。

上述した実施例によれば、アナログ演算回路８によっっ
て、磁気センサ16および17から各々出力されたアナログ
正弦信号sinαおよびアナログ余弦信号cosαが、上記
（１）および（２）式の演算を施すことによって、２倍
の周波数のアナログ正弦信号sinθ（＝sin2α）および
アナログ余弦信号cosθ（＝cos2α）に変換され、これ
により正弦信号sinαと余弦信号cosαに対応する値α
が、実質的に２分割されたことになる。このようにし
て、アナログ演算回路８によって２分割された後、アナ
ログ正弦信号sinθおよびアナログ余弦信号cosθが、A/
D変換器18および19によってディジタル信号に変換さ
れ、そして、従来と同様にフェイズロックドループＰに
よって、そのカウンタ24のビット数に応じて細分割され
る。したがって、第２図に示す従来のフェイズロックド
ループＰのみの構成と比較して、２倍の分解能が得られ
ることになる。

また、アナログ演算回路８によって２分割されたアナロ
グ正弦信号sinθおよびアナログ余弦信号cosθが、アナ
ログ信号の状態で出力されるので、この出力を直接アナ
ログ制御回路等に供給することも可能であり、さらに、
アナログ演算回路８を、ｍ段カスケード接続することに
より、アナログ信号の状態で2^m倍の分解能を得ることも
できる。

また、アナログ演算回路８と、A/D変換器18,19と、乗算
手段20,21と、減算手段22と、比較器23と、カウンタ24
と、関数発生ROM25とを、単一の半導体基板上に構成す
ることにより、小形化を図ることができる。

なお、上述した実施例においては、磁化軌道が円形であ
る磁気式ロータリエンコーダに適用した場合について説
明したが、磁化軌道が直線の場合、すなわち、リニアタ
イプのエンコーダにも適用することができ、また、光学
式や電磁式のエンコーダに適用しても勿論構わない。

「発明の効果」 以上説明したように、この発明によれば、検出対象の変
位に対応するアナログ正弦信号およびアナログ余弦信号
を各々出力する第１および第２のセンサと、前記アナロ
グ正弦信号およびアナログ余弦信号に基づいて、ｎ倍角
のアナログ正弦信号およびアナログ余弦信号を算出する
アナログ演算手段を設けたので、この出力を直接アナロ
グ制御回路等に供給することができ、また、前記アナロ
グ演算手段によって算出されたｎ倍角のアナログ正弦信
号およびアナログ余弦信号を各々ディジタル信号に変換
し、関数発生乗算部、減算手段およびカウント手段によ
って構成されるフェイズロックドループによって細分割
するようにしたので、第１および第２のセンサから出力
されるアナログ正弦信号およびアナログ余弦信号が、ア
ナログ演算手段によるアナログ信号処理によって分割さ
れた後、さらにフェイズロックドループによるディジタ
ル信号処理によって細分割され、全体として分解能を飛
躍的に向上させることができるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例構成を示すブロック図、第
２図は従来のエンコーダ用信号処理回路の構成を示すブ
ロック図である。 ２……乗算回路、４……２乗回路、６……減算回路、８
……アナログ演算回路（アナログ演算手段）、16,17…
…磁気センサ（第1,第２のセンサ）、18,19……A/D変換
器（第1,第２のA/D変換器）、20,21……乗算器（関数発
生乗算部）、22……減算器（減算手段）、23……比較器
（カウント手段）、24……カウンタ（カウント手段）、
25……関数発生ROM（関数発生乗算部）。Ｐ……フェイ
ズロックドループ

Claims (2)

【特許請求の範囲】
1. 【請求項１】検出対象の変位に対応するアナログ正弦信
   号およびアナログ余弦信号を各々出力する第１および第
   ２のセンサと、 前記アナログ正弦信号およびアナログ余弦信号に基づい
   て、ｎ倍角のアナログ正弦信号およびアナログ余弦信号
   を算出するアナログ演算手段と、 前記アナログ演算手段によって算出されたｎ倍角のアナ
   ログ正弦信号およびアナログ余弦信号を各々デジタル信
   号に変換する第１および第２のA/D変換器と、 所定データに対応する余弦値と前記第１のA/D変換器の
   出力信号との乗算結果および前記所定データに対応する
   正弦値と前記第２のA/D変換器の出力信号の乗算結果を
   出力する関数発生乗算部と、 この関数発生乗算部の各乗算結果の差を検出する減算手
   段と、 この減算手段において検出された差に対応するカウント
   を行うとともに、前記差の正負によりカウントのアップ
   ／ダウンを切り換え、このカウント結果を前記関数発生
   乗算部に前記所定データとして供給するカウント手段と
   を具備し、 前記関数発生乗算部、前記減算手段および前記カウント
   手段によってフェイズロックドループを構成し、前記カ
   ウント手段のカウント値を変位データとして出力するこ
   とを特徴とするエンコーダ用信号処理回路。
2. 【請求項２】前記アナログ演算手段、前記第１および第
   ２のA/D変換器、前記関数発生乗算部、前記減算手段お
   よび前記カウント手段を単一の半導体基板上に構成した
   ことを特徴とする請求項１記載のエンコーダ用信号処理
   回路。